본 논문은 고속 무선 통신을 위한 모뎀 설계에 관한 것이다. 고속 통신을 위한 기술에는 여러 가지가 있는데, 그 중 넓은 주파수를 사용하고 여타 서비스에 주파수 간섭을 일으키지 않는 기술인 MB-OFDM (Multi-Band Orthogonal Frequency Division Multiplexing) 방식의 UWB (Ultra-Wideband) 모뎀의 SoC (System-on-Chip) 칩을 설계하였다. 개발된 모뎀 SoC 칩의 기저대역 시스템은 WiMedia에서 정의한 표준안을 따라서 설계되었다. 설계된 SoC 칩은 코어 부분인 FFT/lFFT (Fast Fourier Transform/lnverse Fast Fourier Transform), 송신부, 심볼동기 및 주파수 오프셋 추정부, 비터비 디코더, 그리고 기타 수신부등으로 구성되어 있다. 반도체 공정은 90nm CMOS (Complementary Metal-Oxide-Semiconductor) 공정을 사용하였고, 칩 사이즈는 약 5mm x 5mm 이다. 2009년 7월 20일에 fab-out되었다.
본 논문은 COFDM 시스템에 대해 기존의 선형 보간 필터에 비해 보다 정확한 추정을 위해 가우시안 보건 필터와 입방 원형자 보간 필터가 제시되었다. 또한 보간 필터에 의한 채널 추정치의 잡음 성분을 제거하기 위해 IFFT와 FFT를 이용한 저역 통과 필터를 제시하였다. 보간 필터와 저역 통과 필터를 결합한 채널 추정치는 보간 필터만을 사용한 것에 비해 에러 바닥을 낮출 수 있다. 제시된 채널 추정 기법을 시변 다중 경로 페이딩 채널의 COFDM 시스템에 적용시켜 컴퓨터 모의 시험한 결과, 기존의 선형 보간 필터에 비해 성능이 향상됨을 보였으며, 저역 통과 필터를 결합한 경우에는 완벽한 채널 추정과 비교시 BER이 10-4일 때 Eb/No가 0.1∼0.2dB 정도 차이만이 존재한다.
This paper presents a design of a real-time software GPS receiver which runs on a PC. The software GPS receiver has advantages over conventional hardware based receivers in terms of flexibility and efficiency in application oriented system design and modification. In odor to reduce the processing time of the software operations in the receiver, a shared memory structure is used with a dynamic data control, and the byte-type IF data is processed through an Open Multi-Processing technique in the mixer and integrator which requires the most computational load. A high speed data acquisition device is used to capture the incoming high-rate IF signals. The FFT-IFFT correlation technique is used for initial acquisition and FLL assisted PLL is used for carrier tracking. All software modules are operated in sequence and are synchronized with pre-defined time scheduling. The performance of the designed software GPS receiver is evaluated by running it in real-time using the real GPS signals.
본 논문에서는 oversampling에 의하여 BER 성능을 개선할 수 있는 OFDM 변복조 방식을 제안하였다. 제안된 OFDM 변복조 방식은 사용하는 반송파 개수 N과 동일한 개수의 0 데이터를 삽입하여 2N point IFFT하여 전송한다. 수신단에서는 두 배 높은 주파수로 샘플링하여 2N point FFT하여 신호를 복조한다. 본 논문에서는 AWGN 환경에서 제안된 방식이 기존의 방식에 비하여 SNR에서 3 dB 성능 개선이 이루어진다는 것을 수학적인 증명을 시도하였다. 또한 컴퓨터 시뮬레션을 통하여 AWGN 채널 환경에서 기존의 방식과 제안된 방식의 BER 성능을 분석하였다. 시뮬레이션 결과 동일 에러 확률 성능을 얻기 위한 Eb/No이 3 dB 개선됨을 보였다.
음성변환을 위한 피치변경법은 시간영역법과 주파수영역법, 혼성영역법이 많이 사용되고 있으며 시간-주파수 혼성영역법은 스펙트럼 왜곡이 적고 명료성과 자연성이 우수하다는 장점이 있는 반면 영역변환을 위한 처리시간이 매우 길다는 단점을 가지고 있었다. 본 논문에서는 시간-주파수 혼성 영역 피치변경법의 처리시간을 단축하는 방법을 제안하였다. 음성신호를 켑스트럼으로 변경하는 과정에서 사용되는 FFT와 IFFT의 비트-재정렬 과정을 생략함으로써 처리시간을 단축하는 방법이다. 이를 적용함으로써 기존의 켑스트럼 피치변경법과 같은 음성품질을 유지하면서도 처리시간은 86.26%로 단축할 수 있었다.
Orthogonal frequency division multiplexing (OFDM) is a system which is used to encode data using multiple carriers instead of the traditional single carrier system. This method improves the spectral efficiency (optimum use of bandwidth). It also lessens the effect of fading and intersymbol interference (ISI). In 1995, digital audio broadcast (DAB) adopted OFDM as the first standard using OFDM. Later in 1997, it was adopted for digital video broadcast (DVB). Currently, it has been adopted for WiMAX and LTE standards. In this project, a Verilog design is employed to implement an OFDM transmitter (DAC block) and receiver (FFT and ADC block). Generally, OFDM uses FFT and IFFT for modulation and demodulation. In this paper, 16-point FFT decimation-in-frequency (DIF) with the radix-2 algorithm and direct summation method have been analyzed. ADC and DAC in OFDM are used for conversion of the signal from analog to digital or vice-versa has also been analyzed. All the designs are simulated using Verilog on ModelSim simulator. The result generated from the FFT block after Verilog simulation has also been verified with MATLAB.
This paper proposes the architecture of UWB OFDM communication system. More high data rate is requested in the 128-point FFT/IFFT of the UWB OFDM communication system than the conventional communication systems. So, the proposed architecture uses pipeline and parallel architecture. For a highly efficient architecture, the optimal clipping power and the input quantization bits are found in simulation. The hardware complexity of the proposed architecture is presented is consideration of Adder, Register and Complex Multiplier.
ADSL G.LITE 모뎀이 수행하는 주파수 영역의 연산과정에서 하향링크에 대한 FET 과정과 FEQ 과정은 가장 많은 연산량을 차지하는 부분이며, 이를 효율적으로 구현하기 위한 연구들이 수행되었다. 기존의 연구는 ADSL G.DMT 방식에 적합한 시스템으로서 G.LITE에 그대로 적용하기에는 부적합하다. 본 논문에서는 주파수 영역의 연산과정을 분석하고, 하드웨어 자원 할당에 따른 시스템의 효율성을 분석하여 G.LITE 방식에 적합한 프로세서의 구조를 제안하였다. 제안된 프로세서는 1개의 실수 곱셈기와 2개의 실수 덧셈기를 병렬로 연결한 구조를 가지며, 파이프라인 형태 및 병렬연산 형태의 작업 스케쥴링을 통해 효율적으로 연산을 수행할 수 있도록 설계되었다. 제안된 프로세서는 Kiss가 제안한 ALU 구조나 Wang이 제안한 FFT/IFFT 프로세서 구조에 비해 적은 하드웨어 자원을 이용하여 연산과정을 효율적으로 수행함으로서 G.LITE 시스템에 적합한 구조를 갖는다.
In this paper, we propose an adaptive SLM scheme based on peak observation for PAPR reduction of OFDM signals. The proposed scheme is composed of three steps: peak scaling, sequence selection, and SLM procedures. In the first step, the peak signal samples in the IFFT outputs of the original input sequence are scaled down. In the second step, the sub-carrier positions where power difference between the original input sequence and the FFT outputs of the scaled signal is large, are identified. Then, the phase sequences which have the maximum number of phase-reversed sequence words only for these positions, are selected. Finally, only using the selected phase sequences, the generic SLM procedure is performed for the original input sequence. Simulation results reveal that the proposed adaptive SLM remarkably reduces the complexity in terms of IFFT and PAPR calculations than the conventional SLM, while maintaining the PAPR reduction performance.
FFT/IFFT block is very important module to determine the performance of OFDM system. This block has been implemented using several FFT algorithms such as radix-2, radix-4 etc. However SRFFT algorithm has not been implemented because of the complexity for implementation. This paper proposes a serial-pipeline SRFfT for OFDM system. The serial-pipeline SRFFT is optimized to use a serial input and serial output. We have implemented the SRFFT block using anam 0.25 Um five-metal process. The simulation show that the SRFFT block can operate about 200MHz. This architecture could be adapted to IEEE 802.lla wireless LAN standard.
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[게시일 2004년 10월 1일]
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