• 대한전자공학회논문지SD
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• 제38권12호
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• pp.75-84
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• 2001

오늘날 집적회로의 집적도가 증가되고 있기 때문에 회로 소자는 기생성분의 영향을 최소화하고 회로의 성능을 감소시키는 요인을 최소화하도록 설계되어야 한다. 그래서 칩을 제작하기 전에 레이아웃으로부터 추출한 회로가 정확한가를 검증하고 시뮬레이션으로 추출된 회로가 설계사양을 만족하는지를 확인해야 한다. 본 논문에서는 스택 구조의 MOSFET의 기하학적인 파라미터와 레이아웃 배선 블록의 분산 RC를 추출할 수 있는 새로운 블록 분할 기법을 제안한다. 폴디드 캐스코드 CMOS 연산 증폭기의 레이아웃에 이 기법을 작용하여 회로를 추출하고, Hspice로 시뮬레이션을 수행하여 전기적 연결관계와 이들 소자의 영향을 검증하였다.

• 자원리싸이클링
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• 제25권1호
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• pp.24-30
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• 2016

노트북 실장인쇄회로기판(Printed Circuit Board Assembly, PCBA)으로부터 탄탈럼을 회수하기 위한 선별실험을 실시하였다. 우선 노트북 실장인쇄회로기판에 실장된 전자부품(Electronic Components, ECs)을 자체개발한 실험장치를 이용하여 기판으로부터 분리하였다. 분리된 전자부품을 체분리하여 -6.35+2.80 mm구간에서 전체 탄탈럼 캐퍼시터의 약 93.2 wt.%를 회수할 수 있었다. 회수된 탄탈럼 캐퍼시터를 해머밀로 분쇄 후, 자력선별기를 통해 자력세기 300 가우스에서 분쇄물 중의 전극을 제거하였다. 전극이 제거된 자력선별 산물을 대상으로 넬슨 선별기(Knelson concentrator)를 이용한 선별 실험 결과 Bowl의 회전수 200 rpm, 유동층수 유량 7 L/min에서 76.9%의 최대 선별효율을 보였으며, 이때 품위 및 회수율은 각각 약 81.1%, 약 78.8%를 나타내었다.