• Journal of Electrical Engineering and Technology
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• 제13권5호
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• pp.2033-2044
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• 2018

This study presents states-of-the art overview of the system level electrostatic discharge (ESD) analysis and testing. After brief description of ESD compliance standards and ESD coupling mechanisms, the study provides an in-depth review and comparison of the various techniques for the system level ESD coupling analysis using time and frequency domain techniques, full wave electromagnetic modeling and hybrid modeling. The methods used for improving system level ESD testing using troubleshooting and determining the root causes of soft failures, the optimization of ESD testing and the countermeasures to mitigate ESD problems are also discussed.

• 한국정보통신학회논문지
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• 제6권7호
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• pp.1079-1083
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• 2002

반도체 소자의 정전기 내성을 알아보기 위해 필요한 HBM ESD 테스터를 작자하였다 .HBM ESD 테스트는 MMIC의 정전기 내성을 측정하는 데 가장 많이 사용하는 방식이다. 고전압의 ESD 신호론 얻기 위하여 DC-DC converter의 일종인 flyback 방식온 도입하였다. Flyback 방식으로 제자된 HBM ESD 테스터는 고전압 부분과 저전압 부분을 서로 격리시킬 수 있는 장점이 있다 스위치로 사용된 relay의 air gap을 이용하여 정전기의 rise time이 국제 규격에 맡도록 설계하였다. 결과적으로, flyback 방식과 relay의 air gap을 이용하여 기생 성분이 최소화된 ESD 테스터를 제작하였다.

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.36-46
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• 2010

본 논문은 수 GHz를 상회하는 동작 주파수를 갖는 RF집적회로와 고속 디지털 인터페이스를 위한 ESD 보호회로의 다양한 설계방법을 기술한다. 입/출력에 상당한 양의 기생 커패시턴스를 가지는 ESD 보호소자는 입/출력 임피던스 매칭에 영향을 주며, 이득, 잡음 등의 RF특성을 열화시킨다. 본 논문에서는 이와 같은 ESD 보호소자의 악영향에 대해 분석하고, 이를 감쇄시킬 수 있는 방안을 논한다. 또한 RF 특성과 ESD 내성 측정을 통해 RF/ESD 병합설계 방법을 기존의 RF ESD 보호소자의 설계방법과 비교, 분석한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.469-472
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• 2002

반도체 소자의 정전기 내성을 알아보기 위해 필요한 HBM ESD 테스터를 제작하였다. HBM ESD 테스트는 MMIC의 정전기 내성을 측정하는데 가장 많이 사용하는 방식이다. 고전압의 ESD 신호를 얻기 위하여 DC-DC converter의 일종인 flyback 방식을 도입하였다. Flyback 방식으로 제작된 HBM ESD 테스터는 고전압 부분과 저전압 부분을 서로 격리시킬 수 있는 장점이 있다. 스위치로 사용된 relay의 air gap을 이용하여 정전기의 rise time이 국제 규격에 맞도록 설계하였다. 결과적으로, flyback 방식과 relay의 air gap을 이용하여 기생 성분이 최소화된 ESD 테스터를 제작하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.288-292
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• 2002

RF 회로에 적합한 새로운 형태의 on-chip ESD protection 방법을 제시하였다. RF 회로의 특성을 이용하여 DC blocking capacitor 앞에 short-circuited stub를 달아서 ESD 소자로 활용하였다. 특히 short-circuited stub를 매칭 회로의 일부로 사용하여 stub의 길이를 줄일 수 있다. 또한 short-circuited stub의 width와 metal의 성분으로 ESD threshold voltage를 쉽게 예측 가능하다. 기존의 ESD 방지 회로와 달리 RF 회로를 위한 ESD 방지 회로에서 문제시되던 기생 capacitance 성분에 대한 문제점을 해결 할 수 있었다.

• Clinical Endoscopy
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• 제56권6호
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• pp.778-789
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• 2023

Background/Aims: Hybrid endoscopic submucosal dissection (ESD), in which an incision is made around a lesion and snaring is performed after submucosal dissection, has some advantages in colorectal surgery, including shorter procedure time and preventing perforation. However, its value for rescue resection in difficult colorectal ESD cases remains unclear. This study evaluated the utility of rescue hybrid ESD (RH-ESD). Methods: We divided 364 colorectal ESD procedures into the conventional ESD group (C-ESD, n=260), scheduled hybrid ESD group (SH-ESD, n=69), and RH-ESD group (n=35) and compared their clinical outcomes. Results: Resection time was significantly shorter in the following order: RH-ESD (149 [90-197] minutes) >C-ESD (90 [60-140] minutes) >SH-ESD (52 [29-80] minutes). The en bloc resection rate increased significantly in the following order: RH-ESD (48.6%), SH-ESD (78.3%), and C-ESD (97.7%). An analysis of factors related to piecemeal resection of RH-ESD revealed that the submucosal dissection rate was significantly lower in the piecemeal resection group (25% [20%-30%]) than in the en bloc resection group (40% [20%-60%]). Conclusions: RH-ESD was ineffective in terms of curative resection because of the low en bloc resection rate, but was useful for avoiding surgery.

• 전기전자학회논문지
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• 제28권2호
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• pp.204-208
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• 2024

본 논문에서는 ESD 보호회로의 전류구동 특성을 향상시키기 위해 일반적인 저전압용 ESD 보호회로인 LVTSCR의 구조적 변경을 적용한 ESD 보호회로를 제안한다. LVTSCR 구조에서의 electric field와 ESD 전류 경로가 형성 되는 영역을 분리하여 전력 소모를 최소화 하였으며 이에 대한 전기적 특성을 분석하고 전류 구동 특성을 개선하였다. 시뮬레이션을 통한 System-level 특성 저하에 기인하는 구조적인 문제를 분석하였으며 이를 반영하여 특성을 검증하였다. 제안된 ESD 보호회로의 전기적 특성은 TCAD 시뮬레이션을 통해 검증하였으며 HBM 모델링 및 System-level 모델링을 통해 분석하였다. 또한, DB-Hitek사의 0.18um BCD 공정을 통해 silicon 제작 및 HBM 10kV 특성 검증하였다.

• 전자공학회논문지A
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• 제29A권11호
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• pp.97-106
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• 1992

In integrated circuits, protection circuits are required to protect the internal nodes from the harmful ESD(Electrostatic discharge). This paper discusses the characteristics of the circuit components in ESD protection circuitry in order to analyze the ESD phenomina, and the design methodalogy of ESD protection circuits, using test pattern with a variation of the number of diode and transistor. The test devices are fabricated using a 0.8$\mu$m CMOS process. SPICE simulation was also carried out to relate output node voltage and measured ESD voltage. With increasing number of diodes and transistors in protection circuit, the ESD voltage also increases. The ESD voltage of the bi-directional circuit for both input and output was 100-300[V], which in higher than that of only output(uni-directional) circuit. In addition, the ESD protection circuit with the diode under the pad region was useful for the reduction of chip size and parasitic resistance. In this case, ESD voltage was improved to a value about 400[V].

• 수산해양교육연구
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• 제27권6호
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• pp.1797-1811
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• 2015

This study is to analyze the local community-connected Education for Sustainable Development (ESD) programs that 17 clubs' students and teachers developed and implemented for their ESD club activities in elementary and middle schools. For this study, ESD elements in the programs are analyzed and the way of connection between the local communities' organizations and the ESD clubs is inquired. The process of ESD club activities is also analyzed and the change of students after the local community-connected ESD club activities is examined. Finally, the way of dissemination to local communities after ESD club activities is inquired. This study is to contribute to the practice of the local community-connected ESD in a way that develops core competencies in elementary and middle school students that will allow them to build a sustainable future in local communities.

• 대한기계학회:학술대회논문집
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• 대한기계학회 2008년도 추계학술대회A
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• pp.1289-1294
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• 2008

Electrostatic discharge(ESD) phenomenon is a serious reliability concern. It causes approximately most of all field failures of IC. To quality the ESD immunity of IC product, there are some test methods and standards developed. ESD events have been classified into 3 models, which are HBM, MM and CDM. All the test methods are designed to evaluate the ESD immunity of IC products. This study provides an overview among ESD test methods on ICs and an efficient ESD stress method. We have estimated on all pin combination about the positive and negative ESD stress. We make out the weakest stress mode. This mode called a worst-case mode. We proposed that positive supply voltage pin and I/O pin combination is efficient because it is a worst-case mode.