• JSTS:Journal of Semiconductor Technology and Science
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• 제3권3호
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• pp.139-144
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• 2003

We report the results of extensive mixed mode simulations and theoretical analysis to quantify the contribution of the edge direct tunneling (EDT) current on the total gate leakage current of 80nm NMOSFET with SiO2 gate dielectric. It is shown that EDT has a profound impact on basic analog circuit building blocks such as sample-hold (S/H) circuit and the current mirror circuit. A transistor design methodology with zero gate-source/drain overlap is proposed to mitigate the EDT effect. This results in lower voltage droop in S/H application and better current matching in current mirror application. It is demonstrated that decreasing the overlap length also improves the basic analog circuit performance metrics of the transistor. The transistor with zero gate-source/drain overlap, results in better transconductance, input resistance, output resistance, intrinsic gain and unity gain transition frequency.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2010년도 춘계학술대회 논문집
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• pp.1299-1300
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• 2010

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.463-463
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• 2012

ITRS (international technology roadmap for semiconductors)에 따르면 MOS(metal-oxide-semiconductor)의 CD (critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/$SiO_2$를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두된다고 보고하고 있다. 일반적으로 high-k dielectric를 식각시 anisotropic 한 식각 형상을 형성시키기 위해서 plasma를 이용한 RIE (reactive ion etching)를 사용하고 있지만 PIDs (plasma induced damages)의 하나인 PIED (plasma induced edge damage)의 발생이 문제가 되고 있다. PIED의 원인으로 plasma의 direct interaction을 발생시켜 gate oxide의 edge에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 high-k dielectric의 식각공정에 HDP (high density plasma)의 ICP (inductively coupled plasma) source를 이용한 원자층 식각 장비를 사용하여 PIED를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. One-monolayer 식각을 위한 1 cycle의 원자층 식각은 총 4 steps으로 구성 되어 있다. 첫 번째 step은 Langmuir isotherm에 의하여 표면에 highly reactant atoms이나 molecules을 chemically adsorption을 시킨다. 두 번째 step은 purge 시킨다. 세 번째 step은 ion source를 이용하여 발생시킨 Ar low energetic beam으로 표면에 chemically adsorbed compounds를 desorption 시킨다. 네 번째 step은 purge 시킨다. 결과적으로 self limited 한 식각이 이루어짐을 볼 수 있었다. 실제 공정을 MOS의 high-k dielectric에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU (North Carolina State University) CVC model로 구한 EOT (equivalent oxide thickness)는 변화가 없으면서 mos parameter인 Ion/Ioff ratio의 증가를 볼 수 있었다. 그 원인으로 XPS (X-ray photoelectron spectroscopy)로 gate oxide의 atomic percentage의 분석 결과 식각 중 발생하는 gate oxide의 edge에 trap의 감소로 기인함을 확인할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.404-404
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• 2010

Despite much works have been done on the geometric structures of ripples, defects and edge atoms in a graphene device, there has been no report showing the direct correlation between the structures and the transport property. Unlike scanning tunneling microscopy or other electron microscopes, Scanning Gate Microscope (SGM) is a unique microscopic tool with which the local electronic structure and the transport property of a device can be measured simultaneously. We have performed a transport measurement in nanometer scale using a scanning gate microscope (SGM). We have found the nanoscopic pictures of electron and hole puddles and the role of graphene- device edges in the transport measurements. These experimental findings were successfully explained with a theoretical model.

• 마이크로전자및패키징학회지
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• 제24권1호
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• pp.103-111
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• 2017

본 연구에서는 전동차의 전력 변환 장치로 많이 사용되고 있는 고전압 대전류용(3,300 V/1200 A급) insulated gate bipolar transistor(IGBT) 모듈에 대하여 열 사이클 조건하에서의 열-기계적 응력해석 및 피로수명해석을 수행하였다. 특히 최근 고전압 IGBT용으로 개발되고 있는 구리(copper) 와이어, 리본(ribbon) 와이어를 사용하였을 경우의 응력 및 피로수명을 기존의 알루미늄 와이어와 비교하여 분석하였다. 알루미늄 와이어 보다는 구리 와이어에 응력이 3배 이상 많이 발생하였다. 리본 와이어의 경우 원형 와이어 보다 응력이 더 크게 발생하며, 구리 리본 와이어의 응력이 제일 높았다. 칩과 direct bond copper(DBC)를 접합하고 있는 칩 솔더부의 피로해석을 수행한 결과, 솔더의 크랙은 주로 솔더의 모서리에서 발생하였다. 원형 와이어를 사용할 경우 솔더의 크랙은 약 35,000 사이클에서 발생하기 시작하였으며, 알루미늄 와이어 보다는 구리 와이어에서의 크랙의 발생 면적이 더 컸다. 반면 리본 와이어를 사용하였을 경우 크랙의 면적은 원형 와이어를 사용하였을 경우보다 적음을 알 수 있다. DBC와 베이스 플레이트 사이에 존재하는 솔더의 경우 크랙의 성장 속도는 와이어의 재질이나 형태에 관계없이 비슷하였다. 그러나 칩 솔더에 비하여 크랙의 발생이 일찍 시작하며, 40,000 사이클이 되면 전체 솔더의 반 이상이 파괴됨을 알 수 있었다. 따라서 칩 솔더 보다는 DBC와 베이스 플레이트 사이에 존재하는 솔더의 신뢰성이 더 큰 문제가 될 것으로 판단된다.