• 한국항행학회논문지
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• 제7권2호
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• pp.141-148
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• 2003

본 논문에서는 미상 디지털 통신 신호의 심볼율을 검출하기 위한 기술들을 소개하고 그 성능을 비교해 본다. 심볼율은 delay and multiplier, square law 또는 Hilbert 변환을 이용한 방법 등의 회로를 통과한 신호의 전력스펙트럼 밀도에서 검출해 낼 수 있다. 이러한 회로들을 통과한 신호를 이산 푸리에 변환(discrete Fourier Transform) 한 결과에서 많은 스펙트럼 라인과 복수개의 피크(peak)가 검출되고 그 중 첫 번째 피크가 심볼율을 나타내는 주파수에 위치하게 된다. 만약 해당 심볼율이 아닌 다른 주파수상의 스펙트럼 라인의 값이 첫 번째 피크보다 크다면 심볼율은 잘못 검출될 것이다. 그러므로 첫 번째 피크의 값과 가장 큰 주변 스펙트럼 라인의 값의 비를 이용하여 심볼율 검출기의 성능을 비교하였다. MPSK 변조 방식에서는 -20dB 이하의 Es/N0에서는 delay and multiplier가 가장 우수한 성능을 보였고 -20dB 이상의 Es/N0에서는 Hilbert 변환 방식이 더 좋은 성능을 나타내었다. 또한 QAM 변조 방식에서 delay and multiplier 회로는 낮은 Es/N0에서는 심볼율을 검출할 수 없으며 square law 방식은 MPSK 변조 방식에서 보다 우수한 성능을 나타내었다.

• Journal of Communications and Networks
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• 제13권5호
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• pp.494-498
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• 2011

Satellite digital multimedia broadcasting (S-DMB) systems use gap fillers (GFs) to provide wireless multimedia services to non-line-of-sight locations. GFs act as repeaters, and S-DMB systems require GF networks in order to guarantee mobile reception. Each GF covers a cell or sector. In order to provide contiguous coverage of an area comprising two or more cells or sectors, multiple GFs are needed. However, when multiple GFs are situated close to each other, interference is likely to occur. As a result, in this study, we have investigated system-level environments for planning the design of interference-free GF networks in S-DMB systems. Our investigations revealed that S-DMB services are unavailable because of quality deterioration caused by interference when the delay attributable to a GF and the satellite signals exceeds ${\pm}$256 chips and the distance between the GF and its reception terminal is greater than 4.6 km. On the basis of this analysis, we conducted a field test that confirmed that the above-mentioned time delay can be controlled in such a way as to ensure high quality S-DMB services.

• 디지털융복합연구
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• 제20권4호
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• pp.459-468
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• 2022

의료 현장에서는 매우 고해상도의 이미지를 사용하고 있으며, 이는 손실에 매우 민감한 정보이다. 이에 따라 높은 대역폭뿐만 아니라 고신뢰성 전송을 제공할 수 있는 광 인터넷의 활용이 요구되고 있다. 그러나 인터넷의 특성상 다양한 종류의 데이터가 동일한 대역폭을 활용하게 되고, 이를 효과적으로 차별화할 수 있는 수단이 요구되고 있다. 이를 위해 광 지연 라인 버퍼가 많이 활용되고 있다. 그러나, 이러한 버퍼는 제공 부하, 측정된 데이터 버스트 크기, 기본 지연 유닛 등과 같은 최적값을 이용해 구성된다. 광 버퍼는 한 번 설정되면 변경할 수 없다. 그러므로 데이터 버스트 크기를 동적으로 변경시키는 방법이 활용되고 있다. 그러나 동적으로 버스트의 길이를 변화시키는 것은 상당한 불안정성을 내포하고 있다. 이에 본 논문에서는 안정적인 동작을 보장할 수 있는 동작 조건을 분석하고자 한다. 본 논문의 기법을 활용해 높은 우선순위의 고해상도 의료 데이터를 손실 없이 안정적으로 전송할 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.463-470
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• 2014

A Verilog model is proposed for transmission lines to perform the all-Verilog simulation of high-speed chip-to-chip interface system, which reduces the simulation time by around 770 times compared to the mixed-mode simulation. The single-pulse response of transmission line in SPICE model is converted into that in Verilog model by converting the full-scale analog signal into an 11-bit digital code after uniform time sampling. The receiver waveform of transmission line is calculated by adding or subtracting the single-pulse response in Verilog model depending on the transmitting digital code values with appropriate time delay. The application of this work to a USB 2.0 high-speed PHY interface reduces the simulation time to less than three minutes with error less than 5% while the mixed-mode simulation takes more than two days for the same circuit.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권1호
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• pp.14-21
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• 2009

A digital differential transmitter based on CMOS inverter worked up to 2.8 Gbps at the supply voltage of 1 V with a $0.18{\mu}m$ CMOS process. By calibrating the output impedance of the transmitter, the impedance matching between the transmitter output and the transmission line is achieved. The PVT variations of pre-driver are compensated by the calibration of the rising-edge delay and falling-edge delay of the pre-driver outputs. The chip fabricated with a $0.18{\mu}m$ CMOS process, which uses the standard supply voltage of 1.8 V, gives the highest data rate of 4Gbps at the supply voltage of 1.2 V. The proposed calibration schemes improve the eye opening with the voltage margin by 200% and the timing margin by 30%, at 2.8 Gbps and 1 V.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권4호
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• pp.411-417
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• 2012

A Coarse-Fine Time-to-Digital Converter (TDC) using the single time amplifier is proposed. A vernier delay line is used to overcome process dependency and the 2-stage time amplifier is designed to have high resolution by increasing the gain of the time amplifier. Single time amplifier architecture reduces the silicon area of the TDC and alleviates mismatch effect between time amplifiers. The proposed TDC is implemented in $0.18{\mu}m$ CMOS process with the supply voltage of 1.8 V. The measured results show that the resolution of the TDC is 0.73 ps with 10-bit digital output, although highend process is not applied. The single time amplifier architecture reduces 13% of chip area compared to previous work. By reducing the supply voltage, the linearity of the TDC is enhanced and the resolution is decreased to 1.45 ps.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.268-271
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• 2001

This paper presents observer-based on-line overload monitoring scheme for a PMSM(Permanent Magnet Synchronous Motor) drive system. Proposed scheme is to monitor overload status of motor drive system at remote place. The drive system is previously installed on main system and has no communication function. Proposed scheme consists of intelligent sensing head and monitoring part. Intelligent sensing head acquire motor 3-Phase currents and transmit data to monitoring part over serial communication interface. Monitoring part estimates motor speed using state observer. By comparing estimated speed with reference speed, we can detect motor fault. In this scheme observed information must coded and transmitted over a digital communication channel with finite capacity. We consider communication constraint as time delay and we design discrete-time observer. The proposed scheme is tested on the actual drive system.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.334-341
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• 2015

This research outlines the design of a HR-TDC (High Resolution Time-to-Digital Converter) for high data rate communication systems using a $0.18{\mu}m$ CMOS process. The coarse-fine architecture has been adopted to improve the resolution of the TDC. A two-stage vernier time amplifier (2S-VTA) was used to amplify the time residue, and the gain of the 2S-VTA was larger than 64. The error during time amplification was compensated using two FTDCs (Fine-TDC) with their outputs. The resolution of the HR-TDC was 0.15 ps with a 12-bit output and the power consumption was 4.32 mW with a 1.8-V supply voltage.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.87-93
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• 2010

본 논문에서는 디지털 위상동기루프에서 사용하는 고해상도와 넓은 입력 범위를 가지는 2 단계 시간-디지털 변환기(TDC)구조를 제안한다. 디지털 위상동기루프에서 디지털 오실레이터의 출력 주파수와 기준 주파수와의 위상 차이를 비교하는데 사용하는 TDC는 고해상도로 구현되어야 위상고정루프의 잡음 특성을 좋게 한다. 기존의 TDC의 구조는 인버터로 구성된 지연 라인으로 이루어져 있어 그 해상도는 지연 라인을 구성하는 인버터의 지연 시간에 의해 결정되며, 이는 트랜지스터의 크기에 의해 결정된다. 따라서 특정 공정상에서 TDC의 해상도는 어느 값 이상으로 높일 수 없는 문제점이 있다. 본 논문에서는 인버터보다 작은 값의 지연 시간을 구현하기 위해 위상-인터폴레이션 기법을 사용하였으며, 시간 증폭기를 사용하여 작은 지연 시간을 큰 값으로 증폭하여 다시 TDC에 입력하는 2 단계로 구성하여 고해상도의 TDC를 설계하였다. 시간 증폭기의 이득에 영향을 주는 두 입력의 시간 차이를 작은 값으로 구현하기 위해 지연 시간이 다른 두 인버터의 차이를 이용하여 매우 작은 값의 시간 차이를 구현하여 시간증폭기의 성능을 높였다. 제안하는 TDC는 $0.13{\mu}m$ CMOS 공정으로 설계 되었으며 전체 면적은 $800{\mu}m{\times}850{\mu}m$이다. 1.2 V의 공급전압에서 12 mA의 전류를 사용하며 0.357 ps의 해상도와 200 ps의 입력 범위를 가진다.

• 디지털콘텐츠학회 논문지
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• 제8권4호
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• pp.459-465
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• 2007

본 논문에서는 다중 벽면 구조의 실내 환경에서 전파의 전달특성을 모델링하기 위해 ray-launching 기반의 광선추적법을 이용한 2차원 ray-tracing 시뮬레이터를 구현하였고, 이를 통해 ray의 전파 경로를 분석하고 평가하였다. 실험 결과, 구현된 광선추적법의 경로 패턴 및 시간지연 분포는 동일한 무선 환경에서 수행된 이전의 실험 결과와 비슷한 결과가 나타남을 확인하였으며, 송수신 거리 및 방사각에 따른 수신반경의 조정이 타당함을 확인하였다. 특히 비가시거리 송수신 환경에서 다중 벽면을 투과한 ray가 반사와 투과를 형성하여 수신기에 도달할 때까지의 ray의 impulse response는 기존 연구의 실험 결과와 대부분 일치하였으며, 송신기에서 발사되는 ray의 방사각을 $1^{\circ}$에서 $7^{\circ}$까지 달리하여 실험한 경우 도출된 channel profile이 서로 유사함을 확인하였다.