• JSTS:Journal of Semiconductor Technology and Science
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• 제15권2호
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• pp.223-231
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• 2015

As smartphones support a variety of applications and their memory demand keeps increasing, the design of an efficient memory management policy is becoming increasingly important. Meanwhile, as nonvolatile memory (NVM) technologies such as PCM and STT-MRAM have emerged as new memory media of smartphones, characterizing memory references for NVM-based smartphone memory systems is needed. For the deep understanding of memory access features in smartphones, this paper performs comprehensive analysis of memory references for various smartphone applications. We first analyze the temporal locality and frequency of memory reference behaviors to quantify the effects of the two properties with respect to the re-reference likelihood of pages. We also analyze the skewed popularity of memory references and model it as a Zipf-like distribution. We expect that the result of this study will be a good guidance to design an efficient memory management policy for future smartphones.

• 대한원격탐사학회:학술대회논문집
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• 대한원격탐사학회 2003년도 Proceedings of ACRS 2003 ISRS
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• pp.499-501
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• 2003

As semiconductor memory becomes cheaper, the memory capacity of computer system is increasing. Therefore computer system has sufficient memory for a plentiful spatial data. With emerging spatial application required high performance, this paper presents a GIS database system in main memory. Memory residence can provide both functionality and performance for a database management system. This paper describes design of DBMS for storing, querying, managing and analyzing for spatial and non-spatial data in main-memory. This memory resident GIS DBMS supports SQL for spatial query, spatial data model, spatial index and interface for GIS tool or applications.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(5)
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• pp.39-42
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• 2001

This paper proposes the design technique of memory sparing to overcome memory hard error Memory Sparing is used to increase the reliability and availability of commercial, military and space computer such as a Data Server, Communication Server, Flight Computer in airplane and On-Board Computer in spacecraft. But the documents about this technique are rare and hard to find. This paper has some useful information about memory error correction and memory error management.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.719-722
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• 1998

Fault simulation for large and complex sequential circuits is highly cpu-intensive task in the intergrated circuit design process. In this paper, we propose CM-SIM, a concurrent fault simulator which employs an optimal memory management strategy and simple list operations. CM-SIM removes inefficiencies and uses new dynamic memory management strategies, using contiguous array memory. Consequently, we got improved performance and reduced memory usage in concurrent fault simulation.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.167-168
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• 2007

Design Rule이 작아짐에 따라 Transistor performance 향상을 위한 여러 방안중 SEG 공정이 적용되고 있으며 이에 따른 Transistor 특성 연구 결과이다. SEG공정 적용시 SEG Profile에 따라 Transistor의 Short Channel Effect 열화가 발생하였고 그 원인은 Sidewall Facet발생으로 추정되며 이를 개선시 Tr 특성이 개선됨을 확인하였다.

• 경영과학
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• 제26권1호
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• pp.171-182
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• 2009

We consider the inventory replenishment problem and the vehicle routing problem simultaneously in the vending machine operation. This problem is known as the inventory routing problem. We design a memory cell in the clonal selection algorithm. The memory cell store the best solution of previous solved problem and use an initial solution for next problem. In general, the other clonal selection algorithm used memory cell for reserving the best solution in current problem. Experiments are performed for testing efficiency of the memory cell in demand uncertainty. Experiment result shows that the solution quality of our algorithm is similar to general clonal selection algorithm and the calculations time is reduced by 20% when the demand uncertainty is less than 30%.

• 한국항공우주학회지
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• 제38권4호
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• pp.389-394
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• 2010

본 연구에서는 과학기술위성 2호와 비교 했을 때 고속의 데이터를 처리하고 대용량의 메모리를 관리해야하는 요구사항을 만족하기 위한 과학기술위성 3호 대용량 메모리 유닛의 설계 내용에 대해서 나타내었다. 이러한 요구사항을 만족하기 위해서, 두 개의 탑재체에서 각각 최대 100Mbps로 수신되는 데이터와 32Gb의 대용량 메모리를 처리하고 관리하는 역할을 FPGA가 직접 담당 하도록 설계하였다. 사용된 FPGA는 동작 속도가 빠르고 게이트 수가 많은 SRAM 기반의 Xilinx FPGA로써 우주 환경에서의 SEU를 극복하기 위해서 TMR 기법과 스크러빙 기법을 적용하고자 한다.

• 정보처리학회논문지A
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• 제14A권3호
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• pp.185-190
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• 2007

임베디드 리눅스 디바이스 드라이버의 개발이 증가하면서 이에 대한 오류 테스트 기능을 가진 모듈의 필요성이 증가되고 있다. 본 논문은 리눅스 디바이스 드라이버를 위한 freed 메모리 오류 테스트 모듈의 기본 개념을 제시하며, 기본 개념을 바탕으로 오류 테스트 모듈을 설계한다. freed 메모리 오류 테스트 모듈 설계를 위해 리눅스 USB 디바이스 드라이버에 적용하고, 오류가 발생할 가능성이 존재하는 부분에 대한 검증 코드를 추가하여 테스트 모듈을 작성한다. 오류 테스트 모듈 설계를 위해서 usb storage 디바이스 드라이버를 대상으로 하였다. 또한 작성된 오류 테스트 모듈의 실험을 진행하였다. 실험을 통해 리눅스 디바이스 드라이버의 오류 테스트 모듈의 동작을 확인할 수 있다.

• 한국인터넷방송통신학회논문지
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• 제23권1호
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• pp.71-76
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• 2023

최근 메모리 관리의 효율성을 높이기 위해 읽기 참조와 쓰기 참조의 기록을 별도로 활용하는 전략이 주목받고 있다. 이는 읽기/쓰기 시간이 비대칭적인 저장 매체의 출현과 읽기/쓰기 참조의 소프트웨어적 특성이 상이한 점을 반영하기 위해 필요한 전략이다. 한편, 기존의 연구들은 메모리 페이지에 읽기와 쓰기 중 어떤 참조가 발생했는지 운영체제가 구분할 수 있다는 가정을 하고 있으나, 대부분의 메모리 아키텍처는 이들을 구분할 수 있는 방안을 지원하지 않는다. 본 논문에서는 기존 연구와 달리 소프트웨어적인 방법으로 메모리 페이지에 발생하는 읽기 쓰기 참조의 특성을 반영하는 방법을 제안한다. 제안하는 방법은 참조 비트와 수정 비트를 이용해 각 페이지의 읽기 및 쓰기 기록을 추정하며, 시뮬레이션을 통해 하드웨어적인 지원이 있는 기존 연구와 거의 유사한 효과가 있음을 보인다.

• 한국통신학회논문지
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• 제21권8호
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• pp.2077-2089
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• 1996

In this paper, a memory organization and its control method are proposed for the implementation of parallel Virterbi decoders. The design is mainly focused on lowering the hardware complexity of a parallel Viterbi decoder which is to reduce the decoding speed. The memories requeired in a Viterbi decoder are the SMM(State Metric Memory) and the TBM(Traceback Memory);the SMM for storing the path metrics of states and the TBM for storing the survial path information. A general parallel Viterbi decoder for high datarate usually consists of multiple ACS (Add-Compare-Select) units and their corresponding memeory modules.for parallel ACS units, SMMs and TBMs are partitioned into smaller independent pairs of memory modules which are separately interleaved to provide the maximum processing speed. In this design SMMs are controlled with addrss generators which can simultaneously compute addresses of the new path metrics. A bit shuffle technique is employed to provide a parallel access to the TBMs to store the survivor path informations from multiple ACS modules.