• 전자공학회논문지A
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• 제29A권1호
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• pp.33-40
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• 1992

4인치(100) 실리콘 기판상에 센서용 다이아프램을 제조할 때 생기는 식각 현상들을 관찰하고 분석하였다. 115$^{\circ}C$의 "F etch' 용액을 사용하여 300$\mu$ 이상의 깊은 식각을 행하였을 때 식각 표면에 발생하느 식각 결함은 hillock, 반응 생성물, 그리고 횐색 잔유물로 구분될 수 있었따. 특히 hillock의 경우 식각 표면에 부착된 반응 생성물의 밀도나 크기에 관계하여 |111|면들로 이루어질는 피라밋 구조나 사다리꼴 육면체등의 형태를 취함이 확인되었다. 또한 용해된 실리콘의 국부적인 과잉 포활 발생하는 흰색 잔유물의 IR 흡수 스펙트럼을 조사한 결과, Si-N-O 성분에 미량의 h와 C가 포함된 것임을 알 수 있었다. 아울러 식각면을 식각용액에 대해 아래쪽, 위쪽, 그리고 측면을 향하도록 놓았을때 식각 결함의 존재 확률과 분포 그리고 식각율의 분포를 비교한 결과 식각율의 균일성면에서는 하측방향의 자세가, 식각결함의 제거에 있어서는 측면방향의 자세가, 식각결함의 제거에 있어서는 측면방향의 자세가 유리하게 나타났으며 이를 반응조내의 흐름 패턴을 이용하여 해석하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 C
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• pp.1963-1967
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• 1996

This paper describes the analysis, design, and silicon-fabrication of a fluidic proportional amplifier, which is the most important element of fluidic logic circuits. First, FEM(finite element method) analyses were performed, using the Fluent computational fluid dynamics program, and design geometries were optimized. Then, a $40\;{\mu}m$-deep amplifier was fabricated in silicon using anisotropic dry etching.

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2005년도 추계 학술대회
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• pp.59-62
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• 2005

백색 LED 램프를 제조하는 공정에서 램프간의 전기적 개방상태의 절연상태를 유지하기 위해 사파이어 기판 위에 성장된 GaN 계 반도체 에피박막층을 제거하기 위해 유도 결합형 플라즈마 식각 공정을 이용하였다. 4 미크론의 두께를 갖는 GaN 층을 식각하는데 있어 식각 방지 마스킹 물질로 포토레지스트, $SiO_2,\;Si_{3}N_4$ 및 $Al_{2}O_3$를 시험하였다. 동일한 전력 및 가스유량상태에서 $Al_{2}O_3$만 에피층을 보호할 수 있음을 확인하였다.

• KIEE International Transactions on Electrophysics and Applications
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• 제4C권4호
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• pp.149-154
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• 2004

This paper presents a silicon probe tip for vertical probe card application. The silicon probe tip was fabricated using MEMS technology such as porous silicon micromachining and deep- RIE (reactive ion etching). The thickness of the silicon epitaxial layers was 5 ${\mu}{\textrm}{m}$ and 7 ${\mu}{\textrm}{m}$, respectively. The width and length were 40 ${\mu}{\textrm}{m}$ and 600 ${\mu}{\textrm}{m}$, respectively. The probe structure was a multilayered structure and was composed of Au/Ni-Cr/Si$_3$N$_4$/n-epi layers. The height of the curled probe tip was measured as a function of the annealing temperature and time. Resistance characteristics of the probe tip were measured using a touchdown test.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2002년도 제23회 학술발표회 초록집
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• pp.172-173
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• 2002

• 전자공학회논문지A
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• 제33A권4호
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• pp.112-120
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• 1996

With the MOsES (mask oxide sidewall etch scheme)process which uses the conventional i-line stepper and isotropic wet etching, CMOSFET's with fine gate pattern of 0.1.mu.m CMOSFET device, the screening oxide is deposited before the low energy ion implantation for source/drain extensions and two step sidewall scheme is adopted. Through the characterization of 0.1.mu.m CMOSFET device, it is found that the screening oxide deposition sheme has larger capability of suppressing the short channel effects than two step sidewall schem. In cse of 200.angs.-thick screening oxide deposition, both NMOSFET and PMOSFET maintain good subthreshold characteristics down to 0.1.mu.m effective channel lengths, and show affordable drain saturation current reduction and low impact ionization rates.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2009년도 추계학술대회 초록집
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• pp.116-117
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• 2009

식각 공정변화 즉 상부 ICP 파워, 반응기 압력, 실리콘 기판 온도변화에 따른 실리콘 딥 비어 (deep via) 의 형상 변화 메커니즘을 연구하였다. 메커니즘을 연구하기 위해 $SF_6/O_2$ 플라즈마에 노출된 실리콘 기판의 공정변화에 따른 표면 온도변화를 실시간으로 측정하여 플라즈마 내 positive ions의 거동을 분석하였다. 실리콘 기판의 표면온도를 상승시키는 주된 요인은 positive ions임을 확인할 수 있었으며 이는 기판에 적용된 negative voltage로 인하여 나타난 이온포격이 그 원인임을 알 수 있었다. 상대적으로 radical은 실리콘 표면온도 상승에 큰 역할을 하지 못하였다. 기판 표면온도가 상승 할수록 실리콘 딥 비어 구조에 undercut, local bowing과 같은 측벽 식각이 활성화됨을 확인할 수 있었으며 이는 기판에 들어오는 positive ions가 측벽식각을 유도하는 것으로 해석할 수 있었다.

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2003년도 춘계학술대회 발표 논문집
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• pp.12-17
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• 2003

본 연구에서는 MICP Etching system 을 이용한 Via contact 및 Deep contact hole etch process 특성을 연구하였다. Langmuir probe 를 이용한 MICP source 의 Plasma density & electron temperature 측정하였고 탄소와 플로우르를 포함하는 혼합 Plasma 를 형성하여 RF frequency, wall temperature, chamber gap, gas chemistry 등의 변화에 따른 식각 특성을 조사하였다. Plasma density 는 1000w 에서 $10^{11}$/$cm^3$ 이상의 high density plasma와 uniform plasma 형성을 확인하였고 $CH_{2}F_{2}$와 CO의 적절한 혼합비를 이용하여 Oxide to PR 선택비가 10 이상인 고선택비 조건을 확보하였다. 고선택비 형성에 따라 Polymer 형성이 많이 되었고 이를 개선하기 위하여 반응 챔버의 온도 조절을 통하여 Polymer 증착 방지에 효과적인 것을 확인하였다. MICP source를 이용하여 탄소와 플로우르의 혼합 가스와 식각 챔버의 온도 조절에 의한 선택비 증가를 확보하여 High Aspect Ratio Contact Hole Etch 가능성을 확보하였다.

• 한국전기전자재료학회논문지
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• 제14권1호
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• pp.1-5
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• 2001

STI(shallow trench isolation)-CMP(chemical mechanical polishing) process have been substituted for LOCOS(local oxidation of silicon) process to obtain global planarization in the below sub-0.5㎛ technology. However TI-CMP process, especially TI-CMP with RIE(reactive ion etching) etch back process, has some kinds of defect like nitride residue, torn oxide defect, etc. In this paper, we studied how to reduced torn oxide defects after STI-CMP with RIE etch back processed. Although torn oxide defects which can occur on trench area is not deep and not severe, torn oxide defects on moat area is not deep and not severe, torn oxide defects on moat area is sometimes very deep and makes the yield loss. Thus, we did test on pattern wafers which go through trench process, APECVD process, and RIE etch back process by using an IPEC 472 polisher, IC1000/SUVA4 PAD and KOH base slurry to reduce the number of torn defects and to study what is the origin of torn oxide defects.

• 마이크로전자및패키징학회지
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• 제23권2호
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• pp.73-78
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• 2016

집적회로(Integrated Circuit) 소자의 트랜지스터(transistor) 밀도 증가는 소자에서 발생하는 열 방출(heat dissipation)의 급격한 상승을 초래하여 열 문제를 발생시키고, 이는 소자의 성능과 열적 신뢰성에 영향을 크게 미친다. 열문제의 해결방안 중 본 연구에서는 냉매를 이용한 액체 냉각방법을 연구하였으며, 실리콘 웨이퍼에 관통실리콘비아(through Si via)와 마이크로 채널(microchannel)을 딥 반응성 이온 애칭(deep reactive ion etching)로 구현한 후 유리기판과 어노딕본딩을 통하여 액체 냉각 구조를 제작하였다. 제작된 마이크로 채널 위에 Ag, Cu 또는 Cr/Au/Cu bump를 스크린프린팅(screen printing) 방법으로 형성하였고, 범프의 유무를 통해 액체 냉각 전후의 냉각 모듈의 실리콘 표면온도의 변화를 적외선현미경으로 분석하였다. Cr/Au/Cu bump가 탑재된 액체 냉각 모듈의 경우 가열온도 $200^{\circ}C$에서 냉각 전후의 실리콘 표면 온도 차이는 약 $45.2^{\circ}C$이고, 전력밀도 감소는 약 $2.8W/cm^2$ 이었다.