• 한국통신학회논문지
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• 제10권4호
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• pp.175-183
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• 1985

Dataflow컴퓨터는 프로그램이 고도의 병렬성을 갖고 수행될 수 있어 von-Neumann 기계 이상으로 계산처리 능력을 향상시키게 된다. 본 논문에서는 FFT Butterfly 앨고리즘을 구성하여 dataflow시뮬레이션을 통하여 수행하였다. 또한 이 앨고리즘을 dataflow 연산으로 수행시킬 때에 프로그램 수행속도 증가비를 구하여 연산 속도를 향상시킬 수 있음을 보였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권4호
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• pp.231-243
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• 2009

내장형 신호처리 시스템의 상당 수는 스트리밍(streaming) 어플리케이션의 특성을 지니고 있다. 데이터플로우(dataflow) 계산모델을 이용하면 스트리밍 프로그래밍 패러다임을 손쉽게 표현할 수 있다. 데이터플로우 계산모델에서는 프로그램의 병렬성이 드러나므로 멀티코어를 위한 병렬 프로그램으로의 컴파일 과정 또한 용이해진다. 우리는 내장형 신호처리 시스템의 스트리밍 특성을 데이터플로우 계산모델에 기반하여 표현하기 위한 언어 확장으로서 SPEX(Signal Processing Extension)을 제안하고자 한다. SPEX는 기존의 명령형언어(imperative language)상에 스트리밍 프로그램밍 패러다임을 표현할 수 있게 한다. SPEX 언어 확장은 매개변수 데이터플로우 계산모델(parameterized dataflow)에 기반하고 있으며, 이를 위해 몇몇의 키워드를 기존의 C++ 언어 더하는 방식으로 이루어져 있다. 본 논문에서는 하나의 필터내에서의 스트리밍 계산 특성 및 필터 간의 스트리밍 데이터 전달을 표현하는 SPEX의 기능에 초점을 맞추고자 한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2024년도 춘계학술발표대회
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• pp.723-726
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• 2024

단일 dataflow 를 지원하는 DNN 가속기는 자원 효율적인 성능을 보이지만, 여러 DNN 모델에 대해서 가속 효과가 제한적입니다. 반면에 모든 dataflow 를 지원하여 매 레이어마다 최적의 dataflow를 사용하여 가속하는 reconfigurable dataflow accelerator (RDA)는 굉장한 가속 효과를 보이지만 여러 dataflow 를 지원하는 과정에서 필요한 추가 하드웨어로 인하여 효율적이지 못합니다. 따라서 본 연구는 제한된 dataflow 만을 지원하여 추가 하드웨어 요구사항을 감소시키고, 중복되는 하드웨어의 재사용을 통해 최적화하는 새로운 가속기 설계를 제안합니다. 이 방식은 자원적 한계가 뚜렷한 엣지 디바이스에 RDA 방식을 적용하는데 필수적이며, 기존 RDA 의 단점을 최소화하여 성능과 자원 효율성의 최적점을 달성합니다. 실험 결과, 제안된 가속기는 기존 RDA 대비 32% 더 높은 에너지 효율을 보이며, latency 는 불과 1%의 차이를 보였습니다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1991년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 22-24 Oct. 1991
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• pp.1110-1115
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• 1991

Tne mathematical modeling and analysis results of a dataflow logic solving processor(DFLSP) for programmable logic controller(PLC) are proposed in this paper. The logic program language is formalized using a dataflow graph model. From this dataflow graph, the instruction precedence relationship, and deadlock problems, which are major properties of a logic program, are described.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1991년도 하계학술대회 논문집
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• pp.877-880
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• 1991

In this paper, the architecture of a dataflow logic solving processor for programmable logic controller is proposed. As the proposed DFLSP(dataflow logic solving processor) is designed based on the dataflow architecture, it has inherently concurrent processing and data synchronization capabilities. And also, it has dynamic load balancing capabilites which increases the utilization of the whole system that can he hardly implemented in other multiprocessor system. The re-matching unit gets rid of unnecessary matching cycles in LSU, which increases the performance of LSU and allows the multiple input multiple output operations.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1990년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 26-27 Oct. 1990
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• pp.634-638
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• 1990

In this paper, the architecture of a dataflow logic solving processor for programmable logic controller is proposed. As the proposed DFLSP (dataflow logic solving processor) is designed based on the dataflow architecture, it has inherently concurrent processing and data synchronization capabilities. The proposed DFLSP is adequate for high speed programmable logic controllers and gets rid of data synchronization problem in hardware level. The performance of the proposed DFLSP is analyzed using computer simulations and prototype hardware. With single processing element, the logic solving time is 144 usec per 1K steps of logic program and with eight processing elements, the logic solving time is 23 usec per 1K steps of logic program with reasonable assumptions.

• 대한전자공학회논문지
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• 제23권2호
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• pp.225-235
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• 1986

Dataflow computers exhibit a high degree of parallelism which can not be obtained easily with the conventional von-Neumann architecture. Since many instructions are ready for execution simultaneously, concurrency can easily by achieved by the multiple processors modified the data-flow machine. In paper, we describe an improved dataflow architecture which is designed by adding the demand propagation network to the MIT dataflow machine. and show the improved performance by the execution time and the efficiency of processing elements through simulation with the time acceleration method.

• 한국정보처리학회논문지
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• 제5권9호
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• pp.2435-2446
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• 1998

본 논문에서는 함수 논리 언어를 수행할 수 있는 데이터 플로우 표현 방법을 제시하고 함수 논리 언어의 각 결과 함수를 데이터플로우 그래프로 변환하는 방법에 대해 설명한다. 실행의 효율성을 높이기 위해 AND-병렬성을 위한 종속성 분석을 서브고울과 병행 수행하여 지연시간을 줄였으며, 함수 부분의 수행을 위해 병렬 감축을 사용하였다. RAP을 도입함으로써 발생하는 지연시간을 줄이기 위해 종속성 분석과 서브 고울을 병렬로 처리함으로써 CGE+ 표현 방식에 비해 효율적임을 보였다. 지능형 퇴각 검색을 도입하여 병렬 컴퓨터에서 효율적인 수행을 할 수 있도록 하였다.

• 한국컴퓨터정보학회논문지
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• 제7권2호
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• pp.19-33
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• 2002

본 연구에서는 Parwan CPU를 VHDL을 이용하여 Behavioral Leve에서 기술하고 Dataflow LEVEL에서 상호 연결하여 기술하였고, Test-bench 방식을 이용하여 프로세서의 동작을 확인하기 위해 시뮬레이션 하였다. 제시된 방식은 설계의 정보교환이 용이하고 동작의 표현이 정확하고 간결하였으며, 설계의 문서화가 용이하며, 구성된 프로세서의 동작을 확인하기가 용이하였다. VHD교의 Behavioral 기술은 설계자에게 설계된 시스템을 확인할 때 많은 도움을 주었으며. Dataflow 기술은 설계의 버스연결과 레지스터 구조를 확인할 때 유용하게 사용할 수 있었다.

• 한국컴퓨터산업학회논문지
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• 제9권4호
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• pp.157-170
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• 2008

본 연구에서는 메사츄세츄공과대학 마이크로전자 연구소에서 개발된 프로세서 PARWAN(PAR-1)으로 불리우는 줄여진 프로세서(a reduced processor)를 VHDL을 이용하여 Behavioral Leve에서 기술하고 Dataflow Level에서 상호 연결하여 기술하였고, VHDL로 설계된 CPU의 동작을 확인하고 시뮬레이션하기 위하여 Test-bench 방식을 이용하였다. <중략> 제시된 방식은 설계의 정보교환이 용이하고 동작의 표현이 정확하고 간결하였으며, 설계의 문서화가 용이하며, 구성된 프로세서의 동작을 확인하기가 용이하였다. VHDL의 Behavioral 기술은 설계자에게 설계된 시스템을 확인할 때 많은 도움을 주었으며 Dataflow 기술은 설계의 버스연결과 레지스터 구조를 확인할 때 유용하게 사용할 수 있었다.