• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1987년도 한국자동제어학술회의논문집(한일합동학술편); 한국과학기술대학, 충남; 16-17 Oct. 1987
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• pp.847-850
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• 1987

In this paper a new method to correct the differential non-linearity(D NL) error for a successive approximation is proposed. The DNL of ADC is very important characteristic in the field of radiation pulse height analysis or measurement of probability density function. The results of computer simulations are shown to demonstrate the feasibility of the proposed correction method.

• 한국전자통신학회논문지
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• 제6권4호
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• pp.545-552
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• 2011

본 논문에서는 일반적인 플레쉬 ADC에서 저항열을 이용하여 기준전압을 생성한 것과는 달리, 부유게이트를 이용하여 기준전압을 생성한다. 제안된 플레쉬 ADC를 포함하는 파이프라인 ADC에서 행위모델 시뮬레이션을 수행했을 때 생성된 상기 플레쉬 ADC를 포함하는 파이프라인 ADC의 SNR은 약 77 dB, 해상도는 12 bit이고, 90 % 이상이 ${\pm}0.5$ LSB 이내의 INL을 보여주고 있으며, INL과 마찬가지로 90 % 이상이 ${\pm}0.5$ LSB 이내의 DNL 결과를 보였다.

• 한국산학기술학회논문지
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• 제8권3호
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• pp.460-465
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• 2007

본 논문에서는 고해상도와 고속의 데이터 변환율을 위해 다중의 S/H 구조를 갖는 파이프라인 A/D 변환기를 제안하였다. 해상도와 동작속도를 개선하기 위하여 샘플링 시간을 증가시키는 구조를 제안하였고, 동작특성을 확인하기위하여 두 개의 S/H 단을 갖는 20MS/s 파이프라인 A/D 컨버터론 설계하였다. 시뮬레이션 결과 INL과 DNL은 각각 $0.52LSB{\sim}0.63LSB$와 0.53LSB와 0.56LSB를 갖음을 보였고, 또한 설계된 아날로그와 디지털 컨버터의 43dB의 SNR과 18.5mW의 전력소비를 갖음을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.376-382
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• 2014

In this paper, a 9-bit 1GS/s high precision folding A/D converter with a 45 nm CMOS technology is proposed. In order to improve the asymmetrical boundary condition error of a conventional folding ADC, a novel scheme with an odd number of folding blocks is proposed. Further, a new digital encoding technique is described to implement the odd number of folding technique. The proposed ADC employs a digital error correction circuit to minimize device mismatch and external noise. The chip has been fabricated with 1.1V 45nm Samsung CMOS technology. The effective chip area is $2.99mm^2$ and the power dissipation is about 120 mW. The measured result of SNDR is 45.35 dB, when the input frequency is 150 MHz at the sampling frequency of 1 GHz. The measured INL is within +7 LSB/-3 LSB and DNL is within +1.5 LSB/-1 LSB.

• 전자공학회논문지C
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• 제36C권9호
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• pp.13-19
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• 1999

본 논문에서는 1mW의 낮은 전력소모를 갖는 8-bit 100KSPS CMOS A/D 변환기를 설계, 제작하였다. Cyclic 구조를 갖는 A/D 변환기에서 발생하는 연산증폭기의 시스템적인 offset 전압을 효과적으로 감소시키기 위해, 새로운 시스템적인 offset 전압 제거 기술을 제안하였다. 또한 기존 Gain 증폭기에서 발생하는 오차를 감소시키기 위해 완전 차동 구조의 Gain 증폭기를 설계하였다. 제안된 A/D 변환기는 $0.6{\mu}m$ single-poly triple-metal n-well CMOS 공정을 사용하여 제작되었으며, +3V 단일 공급전압에서 DNL과 INL은 ${\pm}1LSB$ 이내로 측정되었고, 100KHz의 샘플링 주파수에서 43dB의 SNR를 갖는다. 측정된 최대전력소모는 $980{\mu}W$로 나타났다.

• 전자공학회논문지SC
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• 제40권1호
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• pp.19-29
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• 2003

본 논문에서는 기존의 방법과는 달리 4 단계의 보정 기법을 적용하여 미세한 적외선 (infrared : IR) 신호를 검출해내는 비냉각 적외선 센서 어레이를 위한 CMOS 신호 검출회로를 제안한다. 제안하는 신호 검출회로는 11 비트의 A/D 변환기 (analog-to digital converter : ADC)와 7 비트의 D/A 변환기(digital to-analog converter : DAC), 그리고 자동 이득 조절 회로 (automatic gain control circuit : AGC)로 구성되며, 비냉각 센서 어레이를 동작시키는 DC 바이어스 전류 성분, 화소간의 특성 차이에 의한 변화 성분과 자체 발열 (self-heating)에 의한 변화 성분을 포함하는 적외선 센서 어레이의 출력 신호로부터 미세한 적외선 신호 성분만을 선택적으로 얻어낸다. 제안하는 A/D 변환기에서는 병합 캐패시터 스위칭(merged-capacitor switching : MCS) 기법을 적용하여 면적 및 전력 소모를 최소화하였으며, D/A 변환기에서는 출력단에 높은 선형성을 가지는 전류 반복기를 사용하여 화소간의 특성 차이에 의한 변화 성분과 자체 발열에 의한 변화 성분을 보정할 수 있도록 하였다. 시제품으로 제작된 신호 검출회로는 1.2 um double-poly double-metal CMOS 공정을 사용하였으며, 4.5 V 전원전압에서 110 ㎽의 전력을 소모한다. 제작된 시제품으로부터 측정된 검출회로의 differential nonlinearity (DNL)와 integral nonlinearity (INL)는 A/D 변환기의 경우 11 비트의 해상도에서 ±0.9 LSB와 ±1.8 LSB이며, D/A 변환기의 경우 7비트의 해상도에서 ±0.1 LSB와 ±0.1 LSB이다.

• Asian Pacific Journal of Cancer Prevention
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• 제15권17호
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• pp.7097-7103
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• 2014

Over-expression of de novo lipogenesis (DNL) genes is associated with the prognosis of various types of cancers. However, the effects of single nucleotide polymorphisms (SNPs) in these genes on recurrence and survival of non-small cell lung cancer (NSCLC) patients after surgery are still unknown. In this study, a total of 500 NSCLC patients who underwent surgery treatment were included. Eight SNPs in 3 genes (ACACA, FASN and ACLY) of the DNL pathway were examined using the Sequenom iPLEX genotyping system. Multivariate Cox proportional hazards regression and Kaplan-Meier curves were used to analyze the association of SNPs with patient survival and tumour recurrence. We found that two SNPs in the FASN gene were significantly associated with the recurrence of NSCLC. SNP rs4246444 had a significant association with lung cancer recurrence under additive model (hazard ratio [HR], 0.82; 95% confidence interval [95%CI], 0.67-1.00; p=0.05). Under the dominant model, rs4485435 exhibited a significant association with recurrence (HR, 0.75; 95%CI, 0.56-1.01; p=0.05). Additionally, SNP rs9912300 in ACLY gene was significantly associated with overall survival in lung cancer patients (HR, 1.41; 95%CI, 1.02-1.94, p=0.04) under the dominant model. Further cumulative effect analysis showed moderate dose-dependent effects of unfavorable SNPs on both survival and recurrence. Our data suggest that the SNPs in DNL genes may serve as independent prognostic markers for NSCLC patients after surgery.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.18-24
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• 2012

본 논문에서는 $0.18-{\mu}m$ CMOS 공정으로 제작된 무선 센서네트워크 송신기에 적용 가능한 50MHz/s 저전력 10비트 DAC 측정 결과를 제시한다. 제작된 DAC는 일반적 세그멘티드 방식과는 다르게 2단 온도계 디코더를 이용한 전류 구동 방식으로, 10비트를 상위 6비트와 하위 4비트로 나누어 구현하였다. 상위 6 비트의 온도계 디코더는 3비트의 행 디코더와 3비트의 열 디코더로 행과 열을 대칭적으로 구성하여 상위 전류 셀을 제어하였고, 하위 4비트도 온도계 디코더 방식으로 하위 전류셀을 구동하도록 설계하였다. 상위와 하위 단위 전류 셀은 셀 크기를 바꾸는 대신 바이어스 회로에서 하위 단위 전류의 크기가 상위 단위 전류와의 크기에 비해 1/16이 되도록 바이어스 회로를 설계하였다. 그리고 상위와 하위 셀간의 온도계 디코더 신호의 동기를 위해 입력 신호 및 디코딩 된 신호에 모두 동기화 래치를 적용하여 Skew를 최소화하도록 설계하였다. 측정결과 DAC는 50MHz클럭에서 최대 출력구동범위가 2.2Vpp이고, 이 조건에서 DC전원은 3.3 V에서 DC전류 4.3mA를 소모하였다. 그리고 DAC의 선형성 특성은 최대 SFDR이 62.02 dB, 최대 DNL은 0.37 LSB, 최대 INL은 0.67 LSB로 측정되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1229-1232
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• 2003

In this paper, The High-speed Low-power Analog-to-Digital Convener Archecture is proposed using the parallel S/H for High-speed operation. This technique can significantly reduce the sampling frequency per S/H channel. The Analog-to-Digital Converter is designed using 0.35${\mu}{\textrm}{m}$ CMOS technology. The simulation result show that the proposed Analog-to-Digital Converter can be operated at 40Ms/s with 8-bit resolution and INL/DNL errors are +0.4LSB~-0.6LSB / +0.9LSB~-1.4LSB , respectively.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.153-156
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• 2001

This paper describes a 12-bit high speed pipeline CMOS A/D converter. The A/D converter simulated the 0.35${\mu}{\textrm}{m}$ n-well CMOS technology. The results show DNL and INL of $\pm$0.5LSB and $\pm$1.0LSB, conversion rate of 100Msamples/s, and power dissipation of 500㎽ with a power supply of 3.3V