• Asian Pacific Journal of Cancer Prevention
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• 제16권3호
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• pp.1051-1056
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• 2015

Aberrant expression of genes in de novo lipogenesis (DNL) pathway were associated with various cancers, including hepatocellular carcinoma (HCC). Single nucleotide polymorphisms (SNPs) of DNL genes have been reported to be associated with prognosis of some malignancies. However, the effects of SNPs in DNL genes on overall survival of HCC patients receiving transarterial chemoembolization (TACE) treatment are still unknown. In present study, nine SNPs in three genes (ACLY, ACACA and FASN) in DNL pathway were genotyped using the Sequenom iPLEX genotyping system in a hospital-based cohort with 419 HCC patients treated with TACE, and their associations with HCC overall survival were evaluated by Cox proportional hazard regression analysis under three genetic models (additive, dominant and recessive). Although we did not find any significant results in total analysis (all p>0.05), our stratified data showed that SNP rs9912300 in ACLY gene was significantly associated with overall survival of HCC patients with lower AFP level and SNP rs11871275 in ACACA gene was significantly associated with overall survival of HCC patients with higher AFP level. We further identified the significant interactions between AFP level and SNP rs9912300 or rs11871275 in the joint analysis. Conclusively, our data suggest that genetic variations in genes of DNL pathway may be a potential biomarker for predicting clinical outcome of HCC patients treated with TACE.

• 전자공학회논문지A
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• 제32A권12호
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• pp.220-228
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• 1995

An optimized 4-stage 12-bit pipelined CMOS analog-to-digital converter (ADC) architecture is proposed to obtain high linearity and high yield. The ADC based on a multiplying digital-to-analog converter (MDAC) selectively employs a binary-weighted-capacitor (BWC) array in the front-end stage and a unit-capacitor (UC) array in the back-end stages to improve integral nonlinearity (INL) and differential nonlinearity (DNL) simultaneously whil maintaining high yield. A digital-domain nonlinear error calibration technique is applied in the first stage of the ADC to improve its accuracy to 12-bit level. The largest DNL error in the mid-point code of the ADC is reduced by avoiding a code-error symmetry observed in a conventional digitally calibrated ADC is reduced by avoiding a code-error symmetry observed in a conventional digitally calibrated ADC is simulated to prove the effectiveness of the proposed ADC architecture.

• 전자공학회논문지C
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• 제35C권9호
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• pp.57-63
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• 1998

본 논문에서는 새로운 디지털-아날로그 변환알고리즘을 적용한 CMOS 디지털-아날로그 변환기를 개발하였다. 이 변환기를 1.2㎛ MOSIS SCMOS 파라미터로 설계하여 시뮬레이션으로 그 성능을 확인해 본 결과 200MHz의 최대변환속도와 7.41mW의 DC 소모전력을 나타내었고 8-b에서 각각 ±0.008LSB의 INL(integral nonlinearity)과 ±0.098LSB의 DNL(differential nonlinearity)를 나타내었다.

• 한국통신학회논문지
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• 제24권8A호
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• pp.1259-1264
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• 1999

본 논문에서는 파이프라인드 방식의 빠른 변환 속도와 축차 비교 방식의 저전력 구조를 이용하여 고속, 저전력 아날로그 디지털 변환기를 제안하였다. 제안된 구조의 변환 방법은 축차 비교 방식의 변환에서 비교기를 파이프라인드 구조로 연결하여 홀드된 주기에 비교기의 기준 전위를 전 비교기의 출력값에 의해 변환하도록 하여 고속 동작이 가능하도록 하였다. 제안된 구조에 의해 비디오 신호처리가 가능한 10MS/s 아날로그 디지털 변환기를 0.8$\mu\textrm{m}$ CMOS공정으로 HSPICE로써 시뮬레이션하였다. 6비트 아날로그 디지털 변환기는 100kHz 사인 입력 신호를 10MS/s로 샘플링 하여 DFT측정한 결과 37dB의 SNR을 얻을 수 있었으며, 전력 소모는 1.46mW로 측정되었다. 8비트 아날로그 디지털 변환기는 INL/DNL은 각각 $\pm$0.5/$\pm$1이었으며, 100kHz 사인 입력 신호를 10MS/s로 샘플링 하여 DFT 측정하였을 때 SNR은 41dB를 얻을 수 있었고, 전력 소모는 4.14mW로 측정되었다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.1-8
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• 2009

본 논문에서는 일반적인 Folding 구조를 이용한 R-String Folding Block과 Second Folding Block을 제안하여 최대 500Msample/s로 동작하는 ADC를 설계하였다. 제안된 Folding ADC의 R-String Folding Block에서는 상위 4bit를 병렬로 처리하여 디지털 출력을 얻어내며, Second Folding Block에서는 하위 4bit를 새로운 pipeline 방식을 통해 디지털 출력을 얻어낸다. HSPICE 시뮬레이션 과정을 통해 ADC 동작을 확인하였으며 최대 샘플링 주파수인 500Msample/s로 동작할 경우의 평균 전력소모는 1.34mW로 매우 작음을 확인하였다. 램프입력을 인가하면서 디지털 출력이 변할 때의 입력전압을 측정하여 DNL과 INL을 구한 결과 DNL은 $-0.56LSB{\sim}0.49LSB$, INL은 $-0.94LSB{\sim}0.72LSB$의 특성을 나타내었다. 사용된 MOSFET 파라미터는 MOSIS에서 제공하는 $0.35{\mu}m$ 공정 파라미터이다.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.1073-1081
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• 2005

본 논문은 상위 7비트와 하위 3비트의 segmented 전류원 구조로서 최적화 된 binary-thermal decoding 방식을 이용한 3.3v 10비트 CMOS D/A 변환기를 제안한다. segmeted 전류원 구조와 최적화 된 binary-thermal decoding 방식을 D/A 변환기가 지니므로 가질 수 있는 장점은 디코딩 논리회로의 복잡성을 단순화함으로 칩면적을 줄일 수 있다. 제안된 변환기는 0.35um CMOS n-well 표준공정을 이용하여 제작되었으며, 유효 칩면적은 $0.953mm^2$ 이다. 설계된 칩의 상승/하강시간, 정작시간 및 INL/DNL은 각각 1.92/2.1 ns, 12.71 ns, ${\pm}2.3/{\pm}0.58$ LSB로 나타났다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 224mW의 전력소모가 측정되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.187-191
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• 2007

본 논문은 상위 7비트와 하위3비트의 binary-thermal decoding 방식과 segmented 전류원 구조로서 전력소모, 선형성 및 글리치 에너지등 주요 사양을 고려하여, 3.3V 10비트 CMOS D/A 변환기를 제안한다. 동적 성능을 향상 시키기위해 출력단에 return-to-zero 회로를 사용하였고, segmented 전류원 구조와 최적화 된 binary-thermal decoding 방식으로 D/A변환기가 가질 수 있는 장점은 디코딩 논리회로의 복잡성을 단순화 함으로 칩면적을 줄일 수 있다. 제안된 변환기는 $0.35{\mu}m$ CMOS n-well 표준공정을 이용한다. 설계된 회로의 상승/하강시간, 정착시간, 및 INL/DNL은 각각 1.90/2.0ns, 12.79ns, ${\pm}2.5/{\pm}0.7$ LSB로 나타난다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 250mW의 전력소모가 측정 된다.

• 한국정보통신학회논문지
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• 제12권4호
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• pp.691-698
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• 2008

본 논문은 상위 7-비트와 하위3-비트의 binary-thermal decoding 방식과 segmented 전류원 구조로서 전력소모, 선형성 및 글리치 에너지 등 주요 사양을 고려하여, 3.3V 10비트 CMOS D/A 변환기를 제안한다. 동적 성능을 향상 시키기위해 출력단에 return-to-zero 회로를 사용하였고, segmented 전류원 구조와 최적화 된 binary-thermal decoding 방식으로 D/A 변환기가 가질 수 있는 장점은 디코딩 논리 회로의 복잡성을 단순화함으로 칩면적을 줄일 수 있다. 제안된 변환기는 $0.35{\mu}m$ CMOS n-well 표준공정을 이용한다. 설계된 회로의 상승/하강시간, 정착시간, 및 INL/DNL은 각각 1.90/2.0ns, 12.79ns, ${\pm}2.5/{\pm}0.7\;LSB$로 나타난다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 250mW의 전력소모가 측정된다.

• 대한교통학회지
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• 제20권5호
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• pp.113-130
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• 2002

본 연구에서는 Moving Cell theory에 기반한 DNL(Dynamic Network Loading) 모형을 개발하고 이를 이용해 혼잡이 존재하는 교통망에서 교통류가 갖는 동적 특성을 분석하였다. 제시된 모형에서는 동일 시간대에 링크에 진입하는 교통량을 하나의 Cell로 형성하고 Cell following rule에 따라 링크에서 진행시킨다. 기존의 DNL 모형들은 링크에서 발생하는 물리적인 패기행렬을 묘사하기 위해 연속성을 갖는 단일 링크를 주행구간과 대기행렬 구간으로 분리하여 링크에서 발생하는 동적 상태(state)를 주행과 대기로 간단히 묘사하는 방법을 사용하고 있다. 하지만, 이러한 기법은 교통류의 다양한 동적 특성을 묘사하는데 한계점을 가지고 있었다. 이러한 문제점을 극복하기 위해 본 연구에서는 오염물질 확산분석 등에 주로 이용되었던 Lagrangian method과 차량 추종모형을 결합한 Moving Cell theory를 개발하였다. Moving Cell theory하에서 차량군(platoon)은 Cell로 표현되며, 각 Cell들은 추종이론에 따라 진행하게 된다. 이러한 Moving Cell 기반의 시뮬레이선 모형은 이미 Cremer et al.(1999)에 의해 제시된 바 있으나 그 분석 대상이 고속도로 본선구간이었기 때문에 합류나 분류문제를 풀 수 있는 모형을 제시하지 못하였고, Cell이 포함 가능한 차량대수를 인위적으로 설정하는 등 기초적인 수준을 크게 벗어나지 못하였다. 본 연구에서는 위의 연구들이 갖는 한계점을 극복할 수 있는 새로운 형태의 Moving Cell theory를 개발함으로서, 교통류의 연속적인 동적 특성 변화를 Cell의 이동과 상태 변화를 통해 재현하였다. 개발된 모형은 합류와 분류가 존재하는 간단한 가상교통망에서 실행되었고, 기존 DNL 모형에 비해 향상된 동적 교통류 묘사능력을 얻을 수 있었다.on constraint)을 토대로 다음 통행배정 시간대의 실시간 수요로서 반영할 수 있는 방안을 제시한다.여도 취소소송의 대상으로 삼도록 하는 보다 명확하고 일관성 있는 논의전개를 제안하였다.수 있었다.로 첨가하여 48시간 배양한 후 암항원 유전자 발현성을 측정한 결과 세포주에 따라 다소 차이는 있으나 대개 0.2 uM농도에서도 유전자 발현이 유도되었으며 1, 5 uM농도에서 매우 강하게 유도되었다. ADC 처리가 페암세포주의 MHC와 B7 발현을 증가시키는가를 알아보기 위해 1 uM 농도의 ADC를 72시간 처치한 후 FACS 분석을 실시한 결과 4개의 페암세포주에서 MHC 및 B7분자의 발현은 유도되지 않았다. 또 ADC농도가 세포성장에 미치는 영향을 알아보기 위하여 ADC를 0.2, 1, 5 uM농도로 96시간 처치 후 세포수를 측정하여 상대성장지수를 알아본 결과 ADC 처치 농도가 증가함에 따라 세포의 성장은 매우 감소하였다. 결론: 폐암세포주에서 ADC처치는 MAGE, GAGE 및 NY-ESO-1과 같은 세포독성 T 림프구 반응을 유도할 수 있는 암항원의 발현을 증가시킬 수 있으며, ADC의 세포독성과 항원 발현 유발시간을 분석할 때 1 uM 농도에서 48시간 처치한 후 ADC가 없는 배지에서 수일간 배양하는 것이 가장 효과적이라고 생각된다. 그러나, ADC를 처치하여도 MHC 및 B7의 발현의 변화는 없었으므로 ADC를 처치한 폐암세포를 암백신으로 사용하기 위해서는 MHC나 B7 및 cytokine의 발현을 증가시키는 추가적인 처치가 필요하다고 생각된다.ded.한 질소제거를 N-balance로부터 구해보면, R3 반응조의 경우가 가장 높은 제거율(40.9%)을 보였다. 이상의 결과들을 볼 때, Bncillus 균주는 호기적 탈질을 일으킬 수 있는 가능성이 있고, Bncillus 균주를 이용한 B3 공정은 탈질에 이용되는 탄소량이 거의 없고, 적은

• 한국정보통신학회논문지
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• 제17권1호
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• pp.137-144
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• 2013

125 MHz 동작 주파수에서 32개의 다중 위상의 클럭을 출력하는 지연 고정 루프(DLL: delay-locked loop)를 제안한다. 제안된 다중 위상 지연 고정루프는 delay line의 differential non-linearity (DNL)를 개선하기 위해 $4{\times}8$ matrix 구조의 delay line을 사용한다. 또한, $4{\times}8$ matrix delay line 입력 단의 네 지점에 공급되는 클럭의 위상을 보정함으로써 제안하는 지연 고정 루프의 integral non-linearity (INL)을 개선한다. 제안된 지연 고정 루프는 1.2 V의 공급전압을 이용하는 $0.11-{\mu}m$ CMOS 공정에서 제작하였다. 제작된 지연 고정 루프는 40 MHz에서 280 MHz의 동작 주파수 범위를 가지며, 125 MHz 동작 주파수에서 측정된 DNL과 INL은 각각 +0.14/-0.496 LSB, +0.46/-0.404 LSB이다. 입력 클럭의 peak-to-peak jitter가 12.9 ps일 때 출력 클럭의 측정된 peak-to-peak jitter는 30 ps이다. 제작된 고정 지연 루프의 면적과 전력 소모는 각각 $480{\times}550{\mu}m^2$과 9.6 mW이다.