• 정보보호학회논문지
• /
• 제11권1호
• /
• pp.13-23
• /
• 2001

본 논문에서는 우리 나라 128 비트 블록 암호 알고리즘 표준인 SEED를 하드웨어로 구현하였다. 먼저 하드웨어 구 현 측면에서 SEED를 같은 비밀키 블록 암호 알고리즘으로 AES 최종 후보 알고리즘인 MARS, RC6, RIJNDAEL, SERPENT, TWOFISH와 비교 분석하였다. 동일한 조건하에서 분석한 결과, SEED는 MARS, RC6, TWOFISH보다는 암호 화 속도가 빨랐지만, 가장 빠른 RIJNDAEL보다는 약 5배정도 느렸다. 이에 속도 측면에서 우수한 성능을 가질 수 있는 고속 SEED 구조를 제안한다. SEED는 동일한 연산을 16번 반복 수행하므로 1라운드를 Jl 함수 블록, J2 함수 블록, key mixing 블록을 포함한 J3 함수 블록의 3단계로 나누고, 이를 파이프라인 시켜 더 빠른 처리 속도를 가지도록 하였다. G 함수는 구현의 효율성을 위해 4개의 확장된 4바이트 SS5-box 들의 xor로 처리하였다. 이를 Verilog HDL을 사용하여 ALTERA FPGA로 검증하였으며, 0.5um 삼성 스탠다드 셀 라이 브러리를 사용할 경우 파이프라인이 가능한 ECB 모드의 암호화와 ECB, CBC, CFB 모드의 복호화 시에는 384비트의 평문을 암복호화하는데 총 50클럭이 소요되어 97.1MHz의 클럭에서 745.6Mbps의 성능을 나타내었다. 파이프라인이 불 가능한 CBC, OFB, CFB 모드의 암호화와 OFB 모드의 복호화 시에는 동일 환경에서 258.9Mbps의 성능을 보였다.

• 한국정보통신학회논문지
• /
• 제20권6호
• /
• pp.1163-1170
• /
• 2016

본 논문은 ISO/IEC 29192-2 경량 암호 표준으로 지정된 초경량 블록암호 알고리듬 PRESENT의 하드웨어 구현에 대해 기술한다. PRESENT 암호 프로세서는 80, 128비트의 마스터키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 마스터키 레지스터를 갖는 on-the-fly 키 스케줄러가 포함되어 있으며, 저장된 마스터키를 사용하여 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. 경량화 구현을 위해 80, 128 비트의 키 스케줄링 회로가 공유되도록 최적화하였다. 라운드 블록을 64 비트의 데이터 패스로 설계하여 암호/복호화의 라운드 변환이 한 클록 사이클에 처리되도록 하였다. PRESENT 암호 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성을 한 결과, 8,100 gate equivalents(GE)로 구현되었으며, 최대 454 MHz의 클록 주파수로 동작하여 908 Mbps의 처리율을 갖는 것으로 평가되었다.

• 한국정보통신학회논문지
• /
• 제20권7호
• /
• pp.1296-1302
• /
• 2016

경량 암호기술 표준인 ISO/IEC 29192-2에서 블록암호 표준으로 지정된 초경량 블록암호 알고리듬 PRESENT의 하드웨어 구현에 대해 기술한다. 암호 전용 코어와 암호/복호 기능을 갖는 두 종류의 PR80 크립토 코어를 80 비트의 마스터키를 지원하도록 설계하였다. 설계된 PR80 크립토 코어는 블록암호의 기본 ECB (electronic code book) 운영모드를 수행하며, 마스터키 재입력 없이 평문/암호문 블록들을 연속적으로 처리할 수 있도록 설계되었다. PR80 크립토 코어는 Verilog HDL을 사용하여 소프트 IP로 설계되었으며, Virtex5 FPGA에 구현하여 정상 동작함을 확인하였다. 설계된 코어를 $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 암호 전용 코어와 암호/복호 코어는 각각 2,990 GE와 3,687 GE로 구현되어 적은 게이트를 필요로 하는 IoT 보안 응용분야에 적합하다. 암호 전용 코어와 암호/복호 코어의 최대 동작 주파수는 각각 500 MHz와 444 MHz로 평가되었다.

• 한국정보통신학회논문지
• /
• 제21권6호
• /
• pp.1083-1091
• /
• 2017

NIST 표준에 정의된 소수체(prime field) GF(p) 상의 224-비트 타원곡선을 지원하는 타원곡선 암호 프로세서를 설계하였다. 타원곡선 암호의 핵심 연산인 스칼라 점 곱셈을 수정형 Montgomery ladder 알고리듬을 이용하여 구현하였다. 점 덧셈과 점 두배 연산은 투영(projective) 좌표계를 이용하여 연산량이 많은 나눗셈 연산을 제거하였으며, 소수체 상의 덧셈, 뺄셈, 곱셈, 제곱 연산만으로 구현하였다. 스칼라 점 곱셈의 최종 결과값은 다시 아핀(affine) 좌표계로 변환되어 출력하며, 이때 사용되는 역원 연산은 Fermat's little theorem을 이용하여 구현하였다. 설계된 ECC 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$공정의 CMOS 셀 라이브러리로 합성한 결과 10 MHz의 동작 주파수에서 2.7-Kbit RAM과 27,739 GE로 구현되었고, 최대 71 MHz의 동작 주파수를 갖는다. 스칼라 점 곱셈에 1,326,985 클록 사이클이 소요되며, 최대 동작 주파수에서 18.7 msec의 시간이 소요된다.

• 대한전자공학회논문지SD
• /
• 제45권6호
• /
• pp.80-88
• /
• 2008

본 논문에서는 스마트카드 적용을 위하여 국내외 블록 암호화 표준 알고리즘인 3-DES(Triple Data Encryption Standard), AES(Advanced Encryption Standard), SEED, HASH(SHA-1)를 통합한 저전력 암호화 엔진을 하드웨어로 구현하였다. 휴대용 기기에 필수적인 작은 면적과 저전력을 위하여 하나의 라운드에 대한 각각의 암호화 블록을 구현한 후 반복동작을 하도록 설계하였고 두 단계의 클록 게이팅 기술을 적용하였다. 설계한 통합 암호화 엔진은 ALTERA Excalibur EPXA10F1020C2를 사용하여 검증하였고 합성결과 7,729 LEs와 512 바이트 ROM을 사용하여 최대 24.83 MHz 속도로 동작이 가능하였다. 삼성 0.18 um STD130 CMOS 스탠다드 셀 라이브러리로 합성한 결과 44,452 게이트를 사용하며 최대 50 MHz의 속도로 동작이 가능하였다. 또한 전력소모를 측정한 결과 25 MHz의 속도로 동작할 경우 3-DES, AES, SEED, SHA-1 모드일 때 각각 2.96 mW, 3.03 mW, 2.63 mW, 7.06 mW의 전력소모를 할 것으로 예측되었다. 이러한 저전력 통합 암호화 엔진은 스마트카드 적용에 가장 적합한 구조를 갖고 있으며 그 외에도 다양한 암호화 시스템에 적용될 수 있을 것으로 판단된다.