• 대한전자공학회논문지SD
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• 제45권4호
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• pp.117-123
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• 2008

본 논문에서는 규칙적인 형태의 NoC 중 mesh 구조를 기반으로 한 어플리케이션 코어 매핑 알고리즘 연구 내용을 소개한다. 제안된 알고리즘은 ant colony optimization(ACO) 기법을 이용하여 주어진 SoC 내장 코어 및 NoC 특성 정보를 대상으로 가장 효과적인 코어 배치 결과를 도출한다. 설계 목적으로 사용된 네트워크 지연 시간 측정을 위해 평균 흡수 계산 결과를 이용하였으며 제한 조건으로는 NoC 대역폭을 기준으로 하였다. 12개의 코어로 구성되는 실제 기능 블럭을 대상으로 실험한 결과 계산 시간이나 매핑 결과 모두 우수함을 확인할 수 있었다.

• 전기전자학회논문지
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• 제21권3호
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• pp.260-263
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• 2017

다종의 CPU를 기반으로 ADC와 DC-DC 변환기를 포함하며 2M-byte의 SRAM이 내장된 SoC가 제안되었다. CPU 코어는 12-bit MENSA 코어, 32-bit Symmetric Multi-core 프로세서, 16-bit CDSP로 구성된다. 외부 SDRAM 메모리를 제거하기 위해 내부의 2M-byte SRAM을 설계하였으나 SRAM 블록들이 넓은 영역에 분포하여 기생 성분에 의해 속도가 저하되므로 SRAM을 작게 분할하여 레이아웃 하였다. 설계된 SoC는 55nm 공정으로 개발되었으며 속도는 200MHz이다.

• BioChip Journal
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• 제12권4호
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• pp.304-308
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• 2018

Atopic disease is caused by a complex combination of environmental factors and genetic factors, and studies on influence of exposure to various environmental factors on atopic diseases are continuously reported. However, the exact cause of atopic dermatitis is not yet known. Our study was conducted to analyse the association of SNPs with the development of atopic disease in a small cohort. Samples were collected from the Mothers' and Children's Environmental Health (MOCEH) study and 192 cord blood DNA samples were used to identify incidence of atopy due to influence of exposure to environmental factors. Genetic elements were analysed using a precision medicine research (PMR) array designed with various SNPs for personalized medicine. Case-control analysis of atopy disease revealed 253 significant variants (p<0.0001) and SNPs on five genes (CARD11, ZNF365, KIF3A, DMRTA1, and SFMBT1) were variants identified in previous atopic studies. These results are important to confirm the genetic mutation that may lead to the onset of foetal atopy due to maternal exposure to harmful environmental factors. Our results also suggest that a small-scale genome-wide association analysis is beneficial to confirm specific variants as direct factors in the development of atopy.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2021년도 춘계학술대회
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• pp.63-65
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• 2021

보안 SoC (system-on-chip)를 이용한 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; EC-DSA)의 H/W-S/W 통합 구현에 대해 기술한다. 보안 SoC는 Cortex-A53 APU를 CPU로 사용하며, 하드웨어 IP로 설계된 고성능 타원곡선 암호 (high-performance ellipitc curve cryptography; HP-ECC) 코어와 SHA3 (secure hash algorithm 3) 해시 함수 코어가 AXI4-Lite 버스 프로토콜로 연결된다. 고성능 ECC 코어는 12가지의 타원곡선을 지원하며, SHA3 코어는 4가지의 해시 함수를 지원한다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 EC-DSA에 의해 생성된 서명의 유효성을 검증하였다.

• 한국통신학회논문지
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• 제26권11C호
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• pp.148-156
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• 2001

본 논문에서는 RISC 마이크로프로세서에 DSP프로세서를 추가하여 멀티미디어 기능이 강화된 응용에 알맞은 마이크로프로세서(YS-RDSP)를 제안한다. YS-RDSP는 최대 4개의 명령어를 동시에 병렬로 처리할 수 있다. 프로그램의 크기를 줄이기 위해 YS-RDSP는 16비트와 32비트의 두 가지 명령어 길이를 지원한다. YS-RDSP는 칩 하나로 RISC마이크로프로세서의 programmability 및 제어능력에 DSP의 처리능력을 제공하기 위하여 8-KByte ROM과 8-KByte RAM을 내장하고 있다. 칩 내에 있는 주변장치중 하나인 시스템 컨트롤러는 저전압 동작을 위한 3가지의 전압강하모드를 지원하며 SLEEP명령어는 CPU코어와 주변장치의 동작상태를 변환시킨다. YS-RDSP프로세서는 Verilog-HDL를 이용하여 하향식설계방식으로 구현되었고 C-언어로 작성된 사이클 단위 시뮬레이터를 이용하여 개선되고 검증되었다. 검증된 모델은 0.6um, 3.3V CMOS 표준 셀 라이브러리로 합성되었으며 자동화 P&R에 의해 10.7mm8.4mm코어 면적을 갖도록 레이아웃 되었다.

• 한국분말야금학회:학술대회논문집
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• 한국분말야금학회 2006년도 Extended Abstracts of 2006 POWDER METALLURGY World Congress Part2
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• pp.1207-1208
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• 2006

We developed the copper core ball electroplated with Sn-Ag-Cu of the eutectic composition which used mostly as Pb free solder ball with high reliability. In order to search for the practicality of this developed copper core ball, the evaluation was executed by measuring the initial joint strength of the sample mounted on the substrate and reflowed and by measuring the joint strength of the sample after the high temperature leaving test and the constant temperature and the humidity leaving test. This evaluation was compered with those of the usual other copper core balls electroplated with (Sn,Sn-Ag,Sn-Cu,Sn-Bi) and the Sn-Ag-Cu solder ball.

• 마이크로전자및패키징학회지
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• 제13권2호
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• pp.1-7
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• 2006

본 논문에서는 솔더 레지스트(solder resist)의 두께와 코어의 물성에 따른 인쇄회로기판의 철의 크기와 형상에 대하여 연구하였다. 인쇄회로기판의 굽힘 변형은 적층되는 재료의 열팽창계수의 차이에 의해 발생한다. 따라서 굽힘 변형의 감소를 위해서는 열팽창계수의 차이가 작은 적층 재료를 사용하는 것이 필요하며, 구조 형상에서도 상면과 하면의 불균일성을 완화시킬 필요가 있다. 또한, 적층 재료에서 코어의 강성을 높여 점의 발생을 억제할 수 있다. 코어를 이루는 복합재료는 적층 순서와 섬유 각에 따른 물성 특성의 방향성에 따라 굽힘과 비틀림이 연성되는 현상을 보이며, 이와 같은 성질을 이용하면 휨을 제어할 수 있다. 본 연구에서는 2층으로 구성된 chip scale package (CSP) 기판의 휨에 대한 연구로, 실험 및 유한 요소해석 툴을 이용하여 개선 결과를 도출하였다.

• 한국통신학회논문지
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• 제31권6A호
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• pp.640-647
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• 2006

본 논문에서는 IEEE 802.11i 무선 랜 보안을 위한 AES(Advanced Encryption Standard) 기반 CCMP (Counter mode with CBC-MAC Protocol) 코어의 설계에 대해서 기술한다. 설계된 CCMP 코어는 데이터의 기밀성을 위한 CTR(counter) 모드와 인증 및 데이터 무결성 검증을 위한 CBC 모드의 동작이 두개의 AES 암호 코어로 병렬처리 되도록 설계되어 전체 성능의 최적화를 이루었다. AES 암호 코어에서 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 composite field 연산 방식을 적용하여 설계함으로써 기존의 LUT(Lookup Table) 기반의 구현방식에 비해 게이트 수가 약 27% 감소되도록 하였다. 설계된 CCMP 코어는 Excalibur SoC 장비를 이용하여 H/W-S/W 통합 검증을 수행하였으며, 0.35-um CMOS 표준 셀 공정으로 MPW 칩으로 제작하고, 제작된 칩의 테스트 결과 모든 기능이 정상 동작함을 확인하였다. 설계된 CCMP 프로세서는 약 17,000개의 게이트로 구현되었으며, 116-MHz@3.3-V의 클록으로 안전하게 동작하여 353-Mbps의 성능이 예상되어 IEEE 802.11a와 802.11g 표준의 MAC 성능인 54-Mbps를 만족한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.251-253
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• 2019

마이크로프로세서에 블록암호 크립토 코어를 인터페이스한 보안 SoC (System-on-Chip) 프로토타입 구현에 대해 기술한다. 마이크로프로세서로 Cortex-M0를 사용하였고, ARIA와 AES를 단일 하드웨어에 통합하여 구현한 크립토 코어가 IP로 사용되었다. 통합 ARIA-AES 크립토 코어는 ECB, CBC, CFB, CTR, OFB의 5가지 운영모드와 128-비트, 256-비트의 두 가지 마스터키 길이를 지원한다. 통합 ARIA-AES 크립토 코어를 Cortex-M0의 AHB-light 버스 프로토콜에 맞게 동작하도록 인터페이스 하였으며, 보안 SoC 프로토타입은 BFM 시뮬레이션 검증 후, FPGA 디바이스에 구현하여 하드웨어-소프트웨어 통합검증을 하였다.

• 한국산학기술학회논문지
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• 제12권4호
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• pp.1509-1514
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• 2011

IT 제품의 핵심 전자부품에는 MLCC, chip inductors, chip Varistors 등이 있다. chip의 전기적 특성을 검사하기 위해 리노핀을 이용한 접촉검사 방식이 사용되고 있다. 리노핀을 이용한 칩 검사에 고속으로 구동할 수 있는 Actuator가 필요하다. 그 중 PZT Actuator는 압전소자를 이용한 마이크로 Actuator의 하나로 높은 분해능 및 좋은 응답성 그리고 큰 힘을 낼 수 있는 장점을 가지고 있다. 하지만 진동변위가 매우 작다는 단점이 있다. 그래서 이러한 단점을 극복하기 위하여 변위 증폭구조를 설계하는 연구가 활발히 진행되고 있다. 따라서 본 논문에서는 유연힌지를 이용한 지레구조 증폭기구를 설계하였으며, 반도체칩 검사장비 산업분야에서 성능검사 및 전기적 특성을 측정할 수 있는 리노핀용 고속구동 Actuator 시스템을 개발하였다.