• 감성과학
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• 제13권4호
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• pp.687-692
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• 2010

본 연구에서는 원적외선 방출 직불 소재를 개발하기 위해서 나노사이즈 게르마늄 업자와 PET chip을 마스터 배치 칩으로 제조하고 이를 PET와 용융 방사하여 sheath-core conjugate 복합사를 제조하여 이들의 물성과 이들 복합사로 제조한 직물의 원적외선 방출특성을 측정 분석하였다. 또한 게르마늄을 함유한 필라멘트와 직물의 물성을 측정하고 이들 물성이 사가공 공정의 중요공정 인자인 벨트각과 사속비 등의 공정인자와 직물 설계에서의 경사와 위사의 밀도에 관계하는 직물 밀도 계수 등의 설계 조건에 의해 직물 역학 특성과 직물 촉감등의 물성이 어떠한 변화를 가져 오는가에 대한 분석을 하였다. 최적 방사조건에 의한 core부에 게르마늄이 함유된 sheath-core형 PET복합사를 제조하였으며 이들의 절단강신도 모두 일반 PET계(系)의 물성치를 보였으며 DTY는 제직성에 문제가 없는 강신도를 보였고 습건열 수축률은 일반 PET사 보다 높은 값을 보였다. 게르마늄 함유 직물의 원적외선 방사강도는 $5{\sim}20{\mu}m$ 파장 영역에서 $3.53{\times}10^2W/m^2$을 보였으며 방사율은 0.874를 보였다. 그리고 최적 사가공 공정 조건 설정과 최적 직물밀도 설계로 직물의 역학 특성치와 촉감 특성의 저하를 막을 수 있음을 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제40권10호
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• pp.17-23
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• 2003

본 논문에서는 고성능의 극소형, 솔레노이드 형태의 RF 칩 인덕터를 연구하였다. 제작된 RF 칩 인덕터의 크기는 1.0×0.5×0.5㎣ 이었다. 코아의 재료 (96% Al₂O₃)와 모양 (I-type)은 인덕터의 성능을 극대화시키도록 Maxwell three-dimensional field simulator를 이용하여 결정되었다. 40㎛의 직경을 가진 가는 구리(Cu)도선을 코일로 사용하였다. 개발된 인덕터의 인덕턴스 (L), 품질계수 (Q), 그리고 커패시턴스 (C) 들에 대한 고주파 특성은 RF 임피던스/재료 분석기 (HP16193A 시험 fixture가 장착된 HP4291B)를 사용하여 측정되었다. 개발된 인덕터들은 230MHz - 1 GHz의 주파수 영역에서 11 - 39 nH 범위의 인덕턴스 값과 28 - 50 범위의 품질계수 값을 가지는데 이는 전 세계적으로 가장 좋은 칩 인덕터 업체 중의 하나인 CoilCraft/sup Tm/에 의해 생산된 인덕터들의 특성과 유사한 결과를 나타내고 있다. 시뮬레이션 데이터는 개발된 인덕터의 L, Q, C 등의 고주파 특성을 잘 예측하고 있다.

• 한국콘텐츠학회논문지
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• 제6권11호
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• pp.225-234
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• 2006

본 논문에서는 콘텐츠 보호의 암호화를 위해 ECC, MD-5, AES를 통합한 보안 프로세서를 SIP (Semiconductor Intellectual Property)로 설계하였다. 각각의 SIP는 VHDL RTL로 모델링하였으며, 논리합성, 시뮬레이션, FPGA 검증을 통해 재사용이 가능하도록 구현하였다. 또한 ARM9과 SIP들이 서로 통신이 가능하도록 AMBA AHB의 스펙에 따라 버스동작모델을 설계, 검증하였다. 플렛폼기반의 통합 보안 SIP는 ECC, AES, MD-5가 내부 코어를 이루고 있으며 각각의 SIP들은 ARM9과 100만 게이트 FPGA가 내장된 디바이스를 사용하여 검증하였으며 최종적으로 매그나칩 $0.25{\mu}m(4.7mm{\times}4.7mm$) CMOS 공정을 사용하여 MPW(Multi-Project Wafer) 칩으로 제작하였다.

• ETRI Journal
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• 제31권6호
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• pp.732-740
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• 2009

This paper describes the implementation of a digital audio effect system-on-a-chip (SoC), which integrates an embedded digital signal processor (DSP) core, audio codec intellectual property, a number of peripheral blocks, and various audio effect algorithms. The audio effect SoC is developed using a software and hardware co-design method. In the design of the SoC, the embedded DSP and some dedicated hardware blocks are developed as a hardware design, while the audio effect algorithms are realized using a software centric method. Most of the audio effect algorithms are implemented using a C code with primitive functions that run on the embedded DSP, while the equalization effect, which requires a large amount of computation, is implemented using a dedicated hardware block with high flexibility. For the optimized implementation of audio effects, we exploit the primitive functions of the embedded DSP compiler, which is a very efficient way to reduce the code size and computation. The audio effect SoC was fabricated using a 0.18 ${\mu}m$ CMOS process and evaluated successfully on a real-time test board.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.723-724
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• 2006

Exploiting the instruction level parallelism encountered with the limit. Single chip multiprocessor was introduced to overcome the limit of traditional processor using the instruction level parallelism. Also, a branch miss prediction is one of the causes that reduce the processor performance. In order to overcome the problems, in this paper, we make single chip multiprocessor having the idle core execute the two control flow of conditional branch. This scheme is a kind of multi-path execution technique based on single chip multiprocessor architecture.

• Molecules and Cells
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• 제45권2호
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• pp.76-83
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• 2022

Neurons-on-a-Chip technology has been developed to provide diverse in vitro neuro-tools to study neuritogenesis, synaptogensis, axon guidance, and network dynamics. The two core enabling technologies are soft-lithography and microelectrode array technology. Soft lithography technology made it possible to fabricate microstamps and microfluidic channel devices with a simple replica molding method in a biological laboratory and innovatively reduced the turn-around time from assay design to chip fabrication, facilitating various experimental designs. To control nerve cell behaviors at the single cell level via chemical cues, surface biofunctionalization methods and micropatterning techniques were developed. Microelectrode chip technology, which provides a functional readout by measuring the electrophysiological signals from individual neurons, has become a popular platform to investigate neural information processing in networks. Due to these key advances, it is possible to study the relationship between the network structure and functions, and they have opened a new era of neurobiology and will become standard tools in the near future.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1931_1933
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• 2009

NoC 기반 시스템이 적용되는 설계는 시스템 크기가 커짐에 따라 칩 테스트 문제도 동시에 제기 되고 있다. 이에 따라 NoC 기반의 시스템의 테스트 시간을 줄일 수 있는 internal test 방식의 새로운 BIST(Built-in Self-Test) 구조에 관한 연구를 하였다. 기존의 NoC 기반 시스템의 BIST 테스트 구조는 각각의 router와 core에 BIST logic과 random pattern generator로 LFSR(Linear Feedback Shift Register)을 사용하여 연결하는 individual 방식과 하나의 BIST logic과 LFSR을 사용하여 각각의 router와 core에 병렬로 연결하는 distributed 방식을 사용한다. 이때, LFSR에서 생성된 테스트 벡터가 router에 사용되는 FIFO 메모리를 통과하면서 생기는 테스트 타임 증가를 줄이기 위하여 shift register 형태의 FIFO 메모리를 변경하였다 제안된 방법에서 테스트 커버리지 98%이상을 달성하였고, area overhead면에서 효과를 볼 수 있다.

• 한국멀티미디어학회논문지
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• 제4권1호
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• pp.82-90
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• 2001

유전자 알고리즘(GA: Genetic Algorithm)은 다양한 영역에서 NP 문제를 해결하는 방법으로 알려져 있다. GA는 긴 연산 시간을 필요하다는 결점 때문에 최근 GA를 하드웨어로 구현하려는 연구가 주목 받아왔다. 본 논문은 GA의 하드웨어 구현을 위한 전용 원칩 컴퓨터를 제안한다. 제안된 전용 원칩 컴퓨터는16 비트 CPU core와 하드웨어 GA로 구성되어 있다. 기존의 하드웨어 GA는 GA의 처리하는데 있어서 메인 컴퓨터에 의존적이었으나 제안된 전용 원칩 컴퓨터는 메인 컴퓨터에 독립적이다. 또한 기존의 하드웨어 GA는 염색체의 길이가 고정되어 있는 데 비해 제안된 전용 원칩 컴퓨터의 염색체의 길이는 가변이며 16 비트 단위로 Pipeline 처리를 한다. 실험 결과는 제안된 원칩 컴퓨터가 랜덤 비트 동기 회로를 위한 진화 하드웨어 설계에 적용할 수 있다는 것을 보여준다.

• ETRI Journal
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• 제35권2호
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• pp.301-310
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• 2013

Nowadays, the multicore processor is watched with interest by people all over the world. As the design technology of system on chip has developed, observing and controlling the processor core's internal state has not been easy. Therefore, multicore processor debugging is very difficult and time-consuming. Thus, we need a reliable and efficient debugger to find the bugs. In this paper, we propose an on-chip debug architecture for multicore processors that is easily adaptable and flexible. It is based on the JTAG standard and supports monitoring mode debugging, which is different from run-stop mode debugging. Compared with the debug architecture that supports the run-stop mode debugging, the proposed architecture is easily applied to a debugger and has the advantage of having a desirable gate count and execution cycle. To verify the on-chip debug architecture, it is applied to the debugger of the prototype multicore processor and is tested by interconnecting it with a software debugger based on GDB and configured for the target processor.

• 전기학회논문지
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• 제58권10호
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• pp.2059-2063
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• 2009

This paper presents a programmable System-On-a-chip (SoC) for various embedded smart applications that need Neural Network computations. The system is fully implemented into a prototyping platform based on Field Programmable Gate Array (FPGA). The SoC consists of an embedded processor core and a reconfigurable hardware accelerator for neural computations. The performance of the SoC is evaluated using a real image processing application, an optical character recognition (OCR) system.