• 제목/요약/키워드: Complexity of Computation

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SAMDF를 이용한 IMBE VOCODER의 피치 검색 시간 단축에 관한 연구 (On a Reduction of Pitch Search Time for IMBE Vocoder by Using the Spectral AMDF)

  • 홍성훈
    • 한국음향학회:학술대회논문집
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    • 한국음향학회 1998년도 학술발표대회 논문집 제17권 1호
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    • pp.155-158
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    • 1998
  • IMBE(Improved Multi-Band Excitation) vocoders exhibit good performance at low data rates. The major drawback to IMBE coders is their large computational requirements. In this paper, thus, we propose a new pitch search method that preserves the quality of the IMBE vocoder with reduced complexity. The basic idea is to reduce computation complexity of the pitch searching by using the SAMDF. Applying the proposed method to the IMBE vocoder, we can get approximately 52.02% searching time reduction in the pitch search. There is no difference in voice quality between conventional IMBE and proposed IMBE.

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Low Latency Algorithms for Iterative Codes

  • 최석순;정지원;배종태;김민혁;최은아
    • 한국통신학회논문지
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    • 제32권3C호
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    • pp.205-215
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    • 2007
  • This paper presents low latency and/or computation algorithms of iterative codes of turbo codes, turbo product codes and low density parity check codes for use in wireless broadband communication systems. Due to high coding complexity of iterative codes, this paper focus on lower complexity and/or latency algorithms that are easily implementable in hardware and further accelerate the decoding speed.

간단한 구조의 폴딩 EPR4 비터비 검출기 (A Reduced Complexity Folding EPR4 Viterbi Detector)

  • 이천수;기훈재김수원
    • 대한전자공학회:학술대회논문집
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    • 대한전자공학회 1998년도 추계종합학술대회 논문집
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    • pp.687-690
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    • 1998
  • The full Viterbi detector for EPRML read channel system needs large area due to complex computation. There are several conventional methods to reduce the complexity such as GVA(Generalized Viterbi Algorithm) and BMS(Branch Metric Shift). This paper proposes another method, FVD(Folding Viterbi Detector), that has state transition diagram folded with inverted states. Compared with GVA detector, FVD requires only 61% gates and has lower power consumption and better BER performance.

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Design of an Image Interpolator for Low Computation Complexity

  • Jun, Young-Hyun;Yun, Jong-Ho;Park, Jin-Sung;Choi, Myung-Ryul
    • Journal of Information Processing Systems
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    • 제2권3호
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    • pp.153-158
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    • 2006
  • In this paper, we propose an image interpolator for low computational complexity. The proposed image interpolator supports the image scaling using a modified cubic convolution interpolation between the input and output resolutions for a full screen display. In order to reduce the computational complexity, we use the difference in value of the adjacent pixels for selecting interpolation methods and linear function of the cubic convolution. The proposed image interpolator is compared with the conventional one for the computational complexity and image quality. The proposed image interpolator has been designed and verified by Verilog HDL(Hardware Description Language). It has been synthesized using the Xilinx VirtexE FPGA, and implemented using an FPGA-based prototype board.

Low-Complexity Non-Iterative Soft-Decision BCH Decoder Architecture for WBAN Applications

  • Jung, Boseok;Kim, Taesung;Lee, Hanho
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제16권4호
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    • pp.488-496
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    • 2016
  • This paper presents a low-complexity non-iterative soft-decision Bose-Chaudhuri-Hocquenghem (SD-BCH) decoder architecture and design technique for wireless body area networks (WBANs). A SD-BCH decoder with test syndrome computation, a syndrome calculator, Chien search and metric check, and error location decision is proposed. The proposed SD-BCH decoder not only uses test syndromes, but also does not have an iteration process. The proposed SD-BCH decoder provides a 0.75~1 dB coding gain compared to a hard-decision BCH (HD-BCH) decoder, and almost similar coding gain compared to a conventional SD-BCH decoder. The proposed SD-BCH (63, 51) decoder was designed and implemented using 90-nm CMOS standard cell technology. Synthesis results show that the proposed non-iterative SD-BCH decoder using a serial structure can lead to a 75% reduction in hardware complexity and a clock speed 3.8 times faster than a conventional SD-BCH decoder.

영상의 복잡도를 고려한 슈퍼픽셀 분할 방법 (Superpixel Segmentation Scheme Using Image Complexity)

  • 박상현
    • 한국정보기술학회논문지
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    • 제16권12호
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    • pp.85-92
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    • 2018
  • 복잡한 영상처리 알고리즘을 사용할 때 계산량을 줄이기 위해 슈퍼픽셀을 사용한다. 슈퍼픽셀은 특성이 유사한 픽셀들을 군집화하여 하나의 그룹으로 만드는 방법이다. 슈퍼픽셀은 영상처리의 전단계로 사용되기 때문에 빠르게 생성할 수 있어야 하고 영상의 에지 성분들을 잘 보존하여야 한다. 본 논문에서는 에지 성분을 잘 보존하면서도 계산량이 많지 않은 슈퍼픽셀 생성 방법을 제안한다. 제안하는 방법에서는 먼저 기존의 k-mean 방법을 이용하여 영상의 슈퍼픽셀을 충분히 생성하고, 생성된 슈퍼픽셀들을 분석하여 유사한 슈퍼픽셀을 병합하는 방식으로 최종 슈퍼픽셀을 생성한다. 슈퍼픽셀을 병합할 때는 슈퍼픽셀에 대해서만 유사도를 측정하기 때문에 추가되는 계산량은 많지 않다. 실험 결과는 제안하는 방법으로 생성된 슈퍼픽셀이 기존 방법에 의해 생성된 슈퍼픽셀에 비해 보다 정확하게 에지 성분들을 보존하는 것을 보여준다.

Path Metric의 특성을 이용한 적응형 K-best Sphere Decoding 기법 (Adaptive K-best Sphere Decoding Algorithm Using the Characteristics of Path Metric)

  • 김봉석;최권휴
    • 한국통신학회논문지
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    • 제34권11A호
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    • pp.862-869
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    • 2009
  • 본 논문에서는 순간적인 채널 상태에 따라 K, 즉 survivor path의 개수를 적응적으로 조절하는 MIMO(Multiple Input Multiple Output) 검출 기법을 제안한다. 최적의 성능을 가지지만 높은 복잡도의 단점을 가지는 MLD(Maximum Likelihood Detection)의 단점을 개선하기 위해 MLD에 근접한 성능을 가지면서 복잡도는 확연히 감소시킨, 적응형 K-best SD (Sphere Decoding) 기법들이 제안되었지만, 채널 상태를 판별하기 위한 지표로, 채널의 페이딩 이득만을 이용할 뿐 순시적인 SNR(Signa1 to Noise Ratio) 값은 반영하지 못하는 단점을 가진다. 제안된 기법은 이러한 단점을 보완하기 위해 K를 조절하기 위한 채널 지표로 채널의 페이딩 성분뿐 아니라 SNR 성분까지 반영하는 path metric 값의 특성을 이용하여, 기존의 기법과 동일한 성능을 가지면서 낮은 복잡도를 가진다.

초고화질 영상처리를 위한 HEVC 표준에 적합한 고속 및 저복잡도 움직임 예측기에 대한 연구 (A Fast and Low-complexity Motion Estimation for UHD HEVC)

  • 김성오;박찬식;전형주;김재문
    • 방송공학회논문지
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    • 제18권6호
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    • pp.808-815
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    • 2013
  • 본 논문은 초고화질 영상처리를 위한 HEVC 표준에 적합한 고속 및 저복잡도 움직임 예측기 알고리즘을 제안하였다. 움직임 예측기는 HEVC 내의 연산양의 77~81%를 차지하고 있다. 결국 비디오 코덱 구현의 핵심은 이러한 움직임 예측기의 고속 및 저복잡도 알고리즘을 찾는 것이다. 본 논문에서는 기존의 움직임 예측기 알고리즘을 분석하였고 일반적인 움직임 탐색 점을 줄이는 방식이 아닌 움직임 벡터 예측과 선택적으로 움직임 탐색 점 개수를 조정하는 등의 HEVC 표준에 적합한 3가지 방식을 제안하였다. 이 제안된 알고리즘은 full search 알고리즘에 비교하여 0.36%의 연산양만을 사용하면서도 그 성능 열화는 1.1%에 불과하였다.

기호계산을 이용한 현가장치의 민감도 해석 및 설계점의 최적 설계 (Sensitivity Analysis Using a Symbolic Computation Technique and Optimal Design of Suspension Hard Points)

  • 전형호;탁태오
    • 한국정밀공학회지
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    • 제16권4호통권97호
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    • pp.26-36
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    • 1999
  • A general procedure for determining the optimum location of suspension hard points with respect to kinematic design parametes is presented. Suspensions are modeled as connection of rigid bodies by ideal kinematic joints. Constraint equations of the kinematic joints are expressed in terms of the generalized coordinates and hard points. By directly differentiating the constraint equations with respect to the hard points, kinematic sencitivity equations are obtained. In order to cope with algebraic complexity associated with the differentiation process, a symbolic computation technique is used. A performance index is defined in terms of static design parameters such as camber, caster, toe, ect.. Gradient of the performance index can be analytically computed from the kinematic sensitivity equations. Optimization results show the effectiveness and validity of the procedure, which is applicable to any type of suspension if its kinematic configurations are given.

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MDCT/IMDCT의 효율적인 구현을 위한 새로운 알고리즘 (A New Algorithm for An Efficient Implementation of the MDCT/IMDCT)

  • 조양기;이원표;인치호;김희석
    • 대한전자공학회:학술대회논문집
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    • 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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    • pp.2471-2474
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    • 2003
  • The modified discrete cosine transform (MDCT) and its inverse transform (IMDCT) are employed in subband/transform coding schemes as the analysis/synthesis filter bank based on time domain aliasing cancellation (TDAC). And they are the most computational intensive operations in layer III of the MPEG audio coding standard. In this paper, we propose a new efficient algorithm for the MDCT/IMDCT computation. It is based on the MDCT/IMDCT computation algorithm using the discrete cosine transforms (DCTs), and it employs two discrete cosine transform of type II(DCT-II) to compute the MDCT/IMDCT. In addition to, it takes advantage of ability in calculating the MDCT/IMDCT computation, where the length of a data block is divisible by 4. The proposed algorithm in this paper requires less calculation complexity than the existing methods. Also, it can be implemented by the parallel structure,, and its structure is particularly suitable for VLSI realization.

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