• 한국의학물리학회:학술대회논문집
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• 한국의학물리학회 2002년도 Proceedings
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• pp.468-470
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• 2002

We have designed X-ray detection system and multi-channel data acquisition system for Spiral CT application. X-ray detection system consists of scintillator and photodiode. Scintillator converts X-ray into visible light. Photodiode converts visible light into electrical signal. The multi-channel data acquisition system consists of analog, digital, master and backplane board. Analog board detects electrical signal and amplifies signal by 140dB. Digital board consists of MUX(Multiplex) which routes multi-channel analog signal to preamplifier, and ADC(Analog to Digital Converter) which converts analog signal into digital signal. Master board supplies the synchronized clock and transmits the digital data to image reconstructor. Backplane provides electrical power, analog output and clock signal. The system converts the projected X-ray signal over the detector array with large gain, samples the data in each channel sequentially, and the sampled data are transmitted to host computer in a given time frame. To meet the timing limitation, this system is very flexible since it is implemented by FPGA(Field Programmable Gate Array). This system must have a high-speed operation with low noise and high SNR(signal to noise ratio), wide dynamic range to get a high resolution image.

• 정보처리학회논문지C
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• 제16C권2호
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• pp.229-236
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• 2009

WPAN에서는 해상도가 높은 UWB 신호를 사용하여 노드 간의 거리를 추정하고 이로부터 이동노드의 위치를 추정한다. 비동기 거리추정 방식은 고정노드와 이동노드 간에 비동기 상태에서 노드간의 거리를 추정하는 바 각 노드 국부클럭의 주파수 차이에 의한 영향이 심각하다. 고속 UWB에서는 각 노드 국부클럭의 주파수 차이에 의한 영향을 감소시키기 위하여 비동기 TWR 방식을 연속으로 수행하고, 상대주파수 편이 보상방안을 제시하고 있다. 본 논문에서는 고속 UWB의 상대주파수 편이 보상 수식을 완성하고, 이를 적용하는데 대한 문제점을 분석하고, 정확한 주파수편이 보상 방안을 제안한다. 거리추정 방식은 원래의 TWR, 상대주파수 편이 보상 및 정확한 주파수 편이 보상 방식에 의한 TWR에 대하여 시뮬레이션으로 성능을 분석하였다. 상대주파수편이 방식과 정확한 주파수편이 방식은 잡음이 없는 상태에서는 유사한 성능을 나타내었다. 제안된 정확한 주파수 편이 방식은 SNR이 열악한 환경에서 상대주파수 편이 보상 방식보다 정확한 거리를 추정하는 것을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.411-424
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• 2017

An all-digital delay-locked loop (DLL) for a mobile memory interface, which runs at 0.11-2.5 GHz with a phase-shift capability of $180^{\circ}$, has two internal DLLs: a global DLL which uses a time-to-digital converter to assist fast locking, and shuts down after locking to save power; and a local DLL which uses a phase detector with an adaptive phase sampling window (WPD) to reduce jitter accumulation. The WPD in the local DLL adjusts the width of its sampling window adaptively to control the loop bandwidth, thus reducing jitter induced by UP/DN dithering, input clock jitter, and supply/ground noise. Implemented in a 65 nm CMOS process, the DLL operates over 0.11-2.5 GHz. It locks within 6 clock cycles at 0.11 GHz, and within 17 clock cycles at 2.5 GHz. At 2.5 GHz, the integrated jitter is $954fs_{rms}$, and the long-term jitter is $2.33ps_{rms}/23.10ps_{pp}$. The ratio of the RMS jitter at the output to that at the input is about 1.17 at 2.5 GHz, when the sampling window of the WPD is being adjusted adaptively. The DLL consumes 1.77 mW/GHz and occupies $0.075mm^2$.

• 한국정보통신학회논문지
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• 제6권8호
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• pp.1283-1291
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• 2002

본 논문에서는 DDFS로 구동하는 PLL을 Q-logic cell based library를 사용하여 schematic 상에서 설계하고 FPGA 0L32$\times$16B를 사용하여 구현하였으며, 측정 결과 주파수 합성기의 스위칭 속도는 DDFS에 사용되는 레지스터 단수와 같다는 결론을 얻을 수 있었다 시뮬레이션 결과 클럭지연은 11클럭 후에 발생되는 것을 알았고, 입력 상태가 랜덤하게 들어온다면 출력에 영향이 있음을 알았다. 따라서 입력상태가 일정간격을 가지게 함으로써 PLL을 구동하기 위한 DDFS는 잡음정형기를 사용하는 것이 좋으며, 또한 D/A 변환기의 대역이 매우 넓어야 하고, PLL의 스위칭 속도보다는 작은 입력 컨트롤 워드의 변화가 바람직하다는 것을 알 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.165-168
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• 2002

As the demand for higher data-rate chip-to-chip communication such as memory-to-controller, processor-to-processor increases, low cost high-speed serial links\ulcorner become more attractive. This paper describes a 0.25-fm CMOS 1.6Gbps/pin 4-level transceiver using Stub Series Terminated Logic for high Bandwidth. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by channel low pass effects, process-limited on-chip clock frequency, and serial link distance. The proposed transceiver uses multi-level signaling (4-level Pulse Amplitude Modulation) using push-pull type, double data rate and flash sampling. To reduce Process-Voltage-Temperature Variation and ISI including data dependency skew, the proposed high-speed calibration circuits with voltage swing controller, data linearity controller and slew rate controller maintains desirable output waveform and makes less sensitive output. In order to detect successfully the transmitted 1.6Gbps/pin 4-level data, the receiver is designed as simultaneous type with a kick - back noise-isolated reference voltage line structure and a 3-stage Gate-Isolated sense amplifier. The transceiver, which was fabricated using a 0.25 fm CMOS process, performs data rate of 1.6 ~ 2.0 Gbps/pin with a 400MHB internal clock, Stub Series Terminated Logic ever in 2.25 ~ 2.75V supply voltage. and occupied 500 * 6001m of area.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.135-139
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• 2008

본 논문에서는 선별된 IF 대역의 데이터 변환을 위하여 모듈레이터의 하나의 계수값에 의하여 IF 대역 중심주파수을 조절할 수 있는 새로운 2차 SC Bandpass $\Sigma-\Delta$ 모듈레이터 구조를 제안한다. 제안한 구조는 기존구조에 비하여 2차 형태의 잡음 전달함수를 임의로 변경할 수 있고, 중심주파수 조절를 위하여 기존구조는 가변이 가능한 2개의 계수값, 기본클럭외 다른 8개의 클럭이 필요한 반면 제안한 구조는 가변이 가능한 하나의 계수값과 기본 클럭만으로 주파수를 조절할 수 있다.

• 항공우주기술
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• 제3권1호
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• pp.109-116
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• 2004

일반적으로 위성에 장착된 GPS 수신기는 GPS 위성으로부터 항법 신호를 받아서 위성의 위치, 시간 및 속도 정보를 제공하는 것을 주요 목적으로 하고 있다. 이러한 정보를 근거로 위성의 현재 위치정보 및 임무 수행을 위한 정보를 유도하게 된다. 2005년 발사예정인 아리랑 위성2호는 GPS 수신기에서 나오는 IPPS 신호를 위성체 각 프로세서의 기준시간으로 사용되며 DPLL, FEP회로 및 운용소프트웨어(FSW)에 의하여 동작된다. 본 논문에서는 아리랑 위성2호(KOMPSAT-2,이하 K2)의 시간동기구조에 대한 구조 및 설계에 대한 뿐 아니라 정밀도 분석 및 시험결과등 전 과정에 대한 내용을 기술하였다.

• 한국통신학회논문지
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• 제25권1A호
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• pp.27-33
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• 2000

Gardner 알고리즘 PAM 통신 방식에서 대표적인 NDD (Non-Decision Directed) 심볼동기방식으로 사용되고 있으나, Multi-level PAM의 경우 패턴 노이즈가 증가하는 단점이 있으며 이를 보상하기 위해서는 진처리 필터를 이용하여 타이밍 지터를 감소시킬수 있다는 것이 알려져 왔다. 본 논문에서는 완전 디지털 256-QAM 복조기의 심볼 동기회로에서 채널의 rolloff 값이 낮은 값으로 대역 제한된 경우, 타이밍 지터의 양을 줄이고 PLL의 locking을 개선시키기 위해 전처리 필터를 사용한 NDD 알고리즘의 통계적 특성을 분석하고 이를 컴퓨터 시뮬레이션으로 검증하고 전처리 필터의 최적 파라미터 값을 도출한다.

• ETRI Journal
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• 제33권3호
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• pp.326-334
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• 2011

This paper outlines the time jitter effect of a sampling clock on a software-defined radio technology-based digital intermediate frequency (IF) transceiver for a mobile communication base station. The implemented digital IF transceiver is reconfigurable to high-speed data packet access (HSDPA) and three bandwidth profiles: 1.75 MHz, 3.5 MHz, and 7 MHz, each incorporating the IEEE 802.16d worldwide interoperability for microwave access (WiMAX) standard. This paper examines the relationship between the signal-to-noise ratio (SNR) characteristics of a digital IF transceiver with an under-sampling scheme and the sampling jitter effect on a multichannel orthogonal frequency-division multiplexing (OFDM) signal. The simulation and experimental results show that the SNR of the OFDM system with narrower band profiles is more susceptible to sampling clock jitter than systems with relatively wider band profiles. Further, for systems with a comparable bandwidth, HSDPA outperforms WiMAX, for example, a 5 dB error vector magnitude improvement at 15 picoseconds time jitter for a bandwidth of WiMAX 3.5 MHz profile.

• 한국인터넷방송통신학회논문지
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• 제15권3호
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• pp.91-98
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• 2015

제한된 스펙트럼 자원의 효율적 사용을 위한 하나의 해법으로 GPS 시각 기반의 이동선형주파수변조(SLFM)를 갖는 동일채널 다중국소 레이더 운용을 위한 방법을 제시한다. 제안된 알고리즘은 선택된 SLFM 신호 중에 상호상관 특성으로부터 허용할 수 있는 최소상관 수준을 갖는 SLFM 후보군을 찾는다. 제안 방법의 검증을 위해 단일 톱니 또는 삼각 LFM 신호를 갖는 동일채널에 운용되는 수 개의 레이더에 대해 수치해석을 하였다. 간섭 및 잡음, 알고리즘 한계, 그리고 SLFM 신호의 시각 동기 오류에 대해 탐지 거리 및 거리 윤곽의 계산 결과를 고찰하였다.