• 대한전자공학회논문지SD
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• 제44권10호
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• pp.33-37
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• 2007

본 논문에서는 vertical shunt symmetric inductor를 이용하여 CMOS LNA의 설계에 있어서 회로의 면적을 줄이는 설계기술 및 구현에 관한 내용을 제시하고자 한다. 본 연구에 있어서 vertical shunt symmetric inductor는 LNA의 입력단과 출력단을 3GHz로 정합하기 위해서 사용되었다. 이렇게 구현된 보다 면적에 있어서 효율적인 증폭기를 0.18um digital logic공정으로 구현되었다. 본 논문에서는 일반적으로 LNA에서 사용하고 있는 inductor를 이용하는 경우와, vertical shunt symmetric inductor를 이용하여 LNA를 설계하는 경우에 대한 부분을 비교하였고, 최종적으로 면적에 효율적인 회로설계 기술을 제시하고자 한다.

• 한국전자파학회논문지
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• 제15권2호
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• pp.140-144
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• 2004

직렬 공진형 공통 소스 접지 트랜지스터 쌍은 선택형 이중 밴드 LNA에 가장 널리 사용되는 구조이다. 본 논문은 이러한 선택형 이중밴드 저잡음 증폭기를 동시에 서로 다른 주파수에서 구동하였을 때 나타나는 잡음지수의 악화 정도를 해석하고, 0.18$\mu\textrm{m}$ CMOS 공정으로 구현한 LNA의 실험 결과와 비교한다. 아울러, 잡음 해석을 통해 다른 밴드 LNA로부터 발생하는 트랜지스터의 채널 잡음과 전원 잡음의 기여도를 분석하고, 동시형 LNA로 사용하였을 때 잡음을 최소화하기 위한 정합구조를 제안한다.

• 한국정보통신학회논문지
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• 제10권8호
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• pp.1465-1470
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• 2006

본 논문에서는 단거리 무선 통신의 새로운 국제 표준으로 부상하고 있는 2.4 GHz ZigBee 응용을 위한 저전력 CMOS LNA(Low Noise Amplifier)를 설계하였다. 제안한 구조는 전류 재사용 기법을 이용한 2단 cascade구조이며 회로의 설계에서 TSMC $0.18{\mu}m$ CMOS 공정을 사용하였다. 전류 재사용단은 두 단의 증폭기 전류를 공유함으로써 LNA의 전력 소모를 적게 하는 효과를 얻을 수 있다. 본 논문에서는 LNA설계 과정을 소개하고 ADS(Advanced Design System)를 이용한 모의실험 결과를 제시하여 검증하였다. 모의실험 결과, 1.0V의 전압이 인가될 때 1.38mW의 매우 낮은 전력 소모를 확인하였으며 이는 지금까지 발표된 LNA 중 가장 낮은 값이다. 또한 13.83dB의 최대 이득, -20.37dB의 입력 반사 손실, -22.48dB의 출력 반사 손실 그리 고 1.13dB의 최소 잡음 지수를 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.567-568
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• 2008

본 논문에서는 CMOS $0.18\;{\mu}m$ 공정을 이용하여 UWB LNA를 설계하였다. UWB LNA $3{\sim}5GHz$의 대역 에서 전력이득은 12-15 dB, 잡음지수는 5 dB이하, 그리고 입력과 출력의 반사손실은 10 dB 이하의 특성을 보이도록 하였다. 캐스코드 구조를 이용하여 잡음을 억제하고 이득을 향상시켰으며, 입력매칭에 공통 게이트 증폭기를 이용하여 대역폭을 증가시켰다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.259-262
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• 2006

본 논문에서는 2.4 GHz ZigBee 응용을 위한 저전력 CMOS LNA(Low Noise Amplifier)를 설계하였다. 제안된 회로의 설계에서 TSMC $0.18{\mu}m$ CMOS 공정을 사용하였고 current-reused stage를 이용한 2단 cascade 구조를 채택하였다. 본 논문에서는 LNA 설계 과정을 소개하고 ADS(Advanced Design System)를 이용한 모의실험 결과를 제시하여 검증하였다. 모의실험 결과, 1.0V의 전압이 인가될 때 1.38mW의 매우 낮은 전력 소모를 확인하였다. 또한 13.83dB의 최대 이득, -20.37dB의 입력 반사 손실, -22.48dB의 출력 반사 손실 그리고 1.13dB의 잡음 지수를 보였다.

• 한국전자파학회논문지
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• 제16권2호
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• pp.139-143
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• 2005

본 논문에서는 $CMOS\;0.18\;{\mu}m $ 공정을 이용하여 MB-OFDM UWB용 RF 수신기의 광대역 LNA와 Down-mixer를 설계하였다. 광대역 LNA는 $3\~5\;GHz$의 대역에서 전력이득은 $12.8\~15dB$, 잡음지수는 2.6 dB 이하, 그리고 입력 IP3는 4 GHz에서 -8 dBm의 특성을 나타내고, 입출력 반사손실은 10 dB 이하의 특성을 보인다. Down-mixer는 3개의 채널에서 2 dB 이하의 gain flatness를 나타내고, 변환이득은 $-2.9\~0.4dB$의 특성을 나타낸다. 또한 LO의 leakage와 feedthrough는 각각 30 dB 이상의 특성을 나타내도록 설계하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권4호
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• pp.283-288
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• 2008

A post-linearization technique for the differrential CMOS LNA is presented. The proposed method uses an additional cross-coupled common-source FET pair to cancel out the third-order intermodulation ($IM_3$) current of the main differential amplifier. This technique is applied to enhance the linearity of CMOS LNA using $0.18-{\mu}m$ technology. The LNA achieved +10.2 dBm IIP3 with 13.7 dB gain and 1.68 dB NF at 2 GHz consuming 11.8 mA from a 1.8-V supply. It shows IIP3 improvement by 6.6 dB over the conventional cascode LNA without the linearizing circuit.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2006년도 하계학술대회
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• pp.205-207
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• 2006

In this paper, we present a design procedure of high linearity LNA using CMOS technology. To enhance the low linearity of the inherent CMOS transistor, we adopt the modified derivate superposition with adding external capacitor. The simulation of the designed LNA shows $IIP_3$ of +12-dBm, power gain of 13.8-dB, noise figure of 1.75-dB over the 900 MHz UHF RFID frequencies. The circuit draws the current of 4.2 mA from 1.8-V supply voltage.

• 한국항행학회논문지
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• 제13권1호
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• pp.48-53
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• 2009

본 논문은 1P8M CMOS $0.13{\mu}m$ 공정을 이용하여 GPS응용에 적합한 프론트-엔드(front-end)를 구현하였다. 저잡음 증폭기(LNA)는 능동 안테나와 수동 안테나를 지원하기 위해 높은 전압이득과 낮은 잡음지수(Noise Figure)의 LNA1모드와 낮은 이득과 높은 입력 3차 교차점(IIP3: 3rd Input Intercept Point)의 LNA2모드로 동작한다. 두 LNA의 측정된 성능은 1.2 V의 공급전압에서 각각 3.2/2 mA의 전류를 이용하여 16.4/13.8 dB 이득과, 1.4/1.68 dB NF, 그리고 -8/-4.4 dBm의 IIP3값을 갖는다. 쿼드 하향주파수 혼합기(quadrature downconversion 혼합기)는 트랜스임피던스 증폭기(transimpedance amplifier)와 가변저항을 이용하여 27.5 dB에서 41 dB의 변환이득을 갖는다. 프론트-엔드는 LNA1모드 동작 시 6.6 mW의 전력을 소모하여 39.8 dB의 변환이득, 2.2 dB의 잡음지수와 -33.4 dBm의 IIP3의 성능을 갖는다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권4호
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• pp.499-504
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• 2017

A UHF CMOS variable gain low-noise amplifier (LNA) is designed for mobile digital TV tuners. The proposed LNA adopts a feedback topology to cover a wide frequency range from 474 to 868 MHz, and it supports the notch filter function for the interoperability with the GSM terminal. In order to handle harmonic distortion by strong interferers, the gain of the proposed LNA is step-controlled while keeping almost the same input impedance. The proposed LNA is implemented in a $0.11{\mu}m$ CMOS process and consumes 6 mA at a 1.5 V supply voltage. In the measurement, it shows the power gain of greater than 16 dB, NF of less than 1.7 dB, and IIP3 of greater than -1.7 dBm for the UHF band.