• 대한전자공학회논문지TC
• /
• 제41권8호
• /
• pp.55-62
• /
• 2004

본 논문은 Ubiquitous ID 시스템의 고속 충돌 방지 알고리즘 2가지를 제안하고 분석한다. 제안한 Ubiquitous ID 시스템에서의 고속 충돌 방지 알고리즘들과 기존의 이진 탐색 알고리즘, time slot을 이용한 slotted 이진 트리 알고리즘, 그리고 Auto-ID 센터에서 제안한 bit-by-bit 이진 트리 알고리즘을 수학적으로 비교 및 분석하였다. 수학적 분석 결과는 OPNET 모의실험을 통하여 그 결과를 검증하였다. 분석 결과에 의하면 제안한 Modified bit-by-bit 이진 트리 알고리즘의 성능이 기존의 충돌 방지 알고리즘 중 가장 좋은 성능을 보이는 bit-by-bit 이진 트리 알고리즘과 비교할 때 리더의 전송요구에 응답한 태그의 개수가 20개일 경우에는 약 5%정도의 성능향상이 있었으며 리더의 전송요구에 응답한 태그의 개수가 200개일 경우에는 100%의 성능향상이 있었다. 또한, 제안한 Enhanced bit-by-bit 이진 트리 알고리즘의 성능은 Modified bit-by-bit 이진 트리 알고리즘보다 각각의 경우 약 355%와 145%의 성능향상이 있었다.

• 대한전자공학회논문지TC
• /
• 제42권5호
• /
• pp.47-54
• /
• 2005

본 논문은 RFID 시스템에서의 태그 Anti-collision 알고리즘을 제안하고 분석한다. 제안한 RFID 시스템에서의 Anti-collision 알고리즘과 기존의 이진 방식 알고리즘들(이진 탐색 알고리즘, time slot을 이용한 slotted 이진 트리 알고리즘, Auto-ID 센터에서 제안한 bit-by-bit 이진 트리 알고리즘)을 수학적으로 비교하고 분석하였다. 수학적 분석 결과는 OPNET 모의실험을 통하여 그 결과를 검증하였다. 분석 결과에 의하면 제안한 Improved bit-by-bit 이진 트리 알고리즘의 성능이 기존의 Anti-collision 알고리즘 중 가장 좋은 성능을 보이는 bit-by-bit 이진 트리 알고리즘과 비교할 때 리더의 전송요구에 응답한 태그의 개수가 20개일 경우에는 약 $304\%$정도의 성능향상이 있었으며 리더의 전송요구에 응답한 태그의 개수가 200개일 경우에는 $839\%$의 성능향상이 있었다.

• 한국통신학회논문지
• /
• 제32권8A호
• /
• pp.847-857
• /
• 2007

RFID(Radio Frequency IDentification) 리더기가 영역내의 다수의 태그를 인식하기 위해선 충돌방지 알고리즘이 반드시 필요하다. 본 논문은 Auto ID Class 0에서 정의한 충돌방지 알고리즘인 Bit-by-Bit(BBB) 이진트리 알고리즘의 충돌 위치를 스택에 저장하고 이를 통해 다음 질의어를 결정함으로써 성능이 크게 개선된 Stack-Bit-by-Bit(SBBB) 알고리즘을 제안한다. 시뮬레이션을 통한 검증결과 대표적인 충돌 방지 기술인 Query Tree(QT)는 물론 기존의 BBB 알고리즘에 비해 질의-응답 횟수, 질의어의 크기, 응답어의 크기의 모든 면에서 성능이 개선된 것을 확인할 수 있었다.

• 한국통신학회논문지
• /
• 제29권8A호
• /
• pp.942-949
• /
• 2004

본 논문은 Ubiquitous ID 시스템의 고속 충돌 방지 알고리즘을 제안하고 분석한다. 제안한 Ubiquitous ID 시스템에서의 고속 충돌 방지 알고리즘과 기존의 이진 탐색 알고리즘, time slot을 이용한 slotted 이진 트리 알고리즘, 그리고 Auto-ID 센터에서 제안한 bit-by-bit 이진 트리 알고리즘을 수학적으로 비교 및 분석하였다. 수학적 분석 결과는 OPNET 모의실험을 통하여 그 결과를 검증하였다. 분석결과에 의하면 제안한 알고리즘의 성능이 기존의 충돌 방지 알고리즘 중 가장 좋은 성능을 보이는 bit-by-bit 이진 트리 알고리즘과 비교할 때 리더의 전송요구에 응답한 순차적인 태그의 개수가 20개일 경우에는 약 5%정도의 성능이 향상되었으며 리더의 전송요구에 응답한 태그의 개수가 200개일 경우에는 100%의 성능이 향상되었다.

• KSII Transactions on Internet and Information Systems (TIIS)
• /
• 제17권4호
• /
• pp.1296-1309
• /
• 2023

In this paper, based on the soft cancellation (SCAN) bit-flipping (SCAN-BF) algorithm, a generalized SCAN bit-flipping (GSCAN-BF-Ω) decoding algorithm is carried out, where Ω represents the number of bits flipped or corrected at the same time. GSCAN-BF-Ω algorithm corrects the prior information of the code bits and flips the prior information of the unreliable information bits simultaneously to improve the block error rate (BLER) performance. Then, a joint threshold scheme for the GSCAN-BF-2 decoding algorithm is proposed to reduce the average decoding complexity by considering both the bit channel quality and the reliability of the coded bits. Simulation results show that the GSCAN-BF-Ω decoding algorithm reduces the average decoding latency while getting performance gains compared to the common multiple SCAN bit-flipping decoding algorithm. And the GSCAN-BF-2 decoding algorithm with the joint threshold reduces the average decoding latency further by approximately 50% with only a slight performance loss compared to the GSCAN-BF-2 decoding algorithm.

• 정보보호학회논문지
• /
• 제10권3호
• /
• pp.3-10
• /
• 2000

In this paper we propose a bit-sliced modular multiplication algorithm and a bit-sliced modular multiplier design meeting the increasing crypto-key size for RSA public key cryptosystem. The proposed bit-sliced modular multiplication algorithm was designed by modifying the Montgomery's algorithm. The bit-sliced modular multiplier is easy to expand to process large size operands and can be immediately applied to RSA public key cryptosystem.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 하계종합학술대회 논문집(1)
• /
• pp.301-304
• /
• 2004

In this paper, we propose a method to find the optimal direction of the multi beam between each station on the point-to-point link by genetic algorithm. In the proposed method, maximum value in optimal direction on each station is used as a fitness function. The beam of millimeter wave generates a lot of multi-peak because of much influence of noise. About each gene, we simulated this method using 16bit, 32bit, and 32bit split algorithm. 32bit split uses 16bit gene information. Each antenna makes 32bit gene information by adding gene information of two antennas having 16bit gene. Through the proposed method, we could have gotten a good output without 32bit gene information.

• 정보학연구
• /
• 제3권1호
• /
• pp.61-72
• /
• 2000

본 논문에서는 RSA 공개키 암호시스템에서 암호의 안전성을 위하여 증가되는 암호키(key)의 비트 크기에 대응한 내부 연산기 설계를 효율적으로 할 수 있는 bit-slice형 모듈러 곱셈 알고리즘을 제안하였고, 제안된 알고리즘에 따른 모듈러 곱셈기를 FPGA칩을 이용하여 구현함으로써 제안된 알고리즘의 동작을 검증하였다. 제안된 bit-slice형 모듈러 곱셈 알고리즘은 Walter 알고리즘을 수정하여 도출하였으며, 구현된 모듈러 곱셈기는 bit-slice 구조로 되어 암호키(key)의 비트 확장에 대응한 모듈러 곱셈기의 오퍼랜드 비트 확장이 용이하며, 표준 하드웨어 기술언어(VHDL)로 모델링 하여 전용 하드웨어로 설계되는 RSA 공개키 암호 시스템의 구현에 응용될 수 있도록 하였다.

• 정보보호학회논문지
• /
• 제11권1호
• /
• pp.64-72
• /
• 2001

본 논문은 IDEA 알고리즘을 사용한 고속 암호 IC의 설계에 관한 것이다. IDEA 알고리즘을 회로로 구현하기 위하여 전체 회로를 6개의 주요 기능블럭으로 분할하여 설계하였다. 주요 블록으로 암호키 및 복호키 생성부, 입력 데이터 처리부, 암호화 처리부, 출력 데이터 처리부, 그리고 동작모드 제어부 등이 있나. 서브키 생성회로는 연간속도보다 회로면적을 축소시키는 방향으로 설계한 반면, 암호화 처리부는 회로면적보다 연산속도를 증가시키는 방향으로 설계목표를 정했다. 따라서 반복연산에 적합한 파이프라인 구조와 연간속도를 향상시키는 모듈라 승산기를 채택하였다. 특히, 많은 연산시간이 소요되는 모듈라 승산기는 연산속도를 증가시키기 위하여 캐리선택 가산기 및 modified Booth 승 산 알고리즘을 사용하여 한 클럭에 동작하도록 설계하였다. 또한, 입력 데이터 처리부는 데이터를 동작모드에 따라 8-bit, 167-bit 32-bit 단위로 받아들이기 위하여 데이터 버퍼가 8-bit, 16-bit, 32-bit 씩 이동할 수 있도록 하였다. 0.25$\mu\textrm{m}$ 공장기술을 사용하여 시뮬레이션한 결과, 이 IC는 큰 면적을 요구하지 않으면서도 1Gbps 이상의 throughput을 달성하였으며, 회로구현에 약 12,000gates가 소요되었다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 하계종합학술대회 논문집
• /
• pp.403-406
• /
• 1999

Among the compression methods of moving picture information, a motion estimation method is used to remove time-repeating. The Block Matching Algorithm in motion estimation methods is the commonest one. In recent days, it is required the more advanced high quality in many image processing fields, for example HDTV, etc. Therefore, we have to accomplish not by means of Partial Search Algorithm, but by means of Full Search Algorithm in Block Matching Algorithm. In this paper, it is suggested a structure that reduce total calculation quantity and size, because the structure using Bit Plane select and use only 3bit of 8bit luminance signal.