• ETRI Journal
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• 제26권6호
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• pp.520-534
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• 2004

As the density of memories increases, unwanted interference between cells and the coupling noise between bit-lines become significant, requiring parallel testing. Testing high-density memories for a high degree of fault coverage requires either a relatively large number of test vectors or a significant amount of additional test circuitry. This paper proposes a new tiling method and an efficient built-in self-test (BIST) algorithm for neighborhood pattern-sensitive faults (NPSFs) and new neighborhood bit-line sensitive faults (NBLSFs). Instead of the conventional five-cell and nine-cell physical neighborhood layouts to test memory cells, a four-cell layout is utilized. This four-cell layout needs smaller test vectors, provides easier hardware implementation, and is more appropriate for both NPSFs and NBLSFs detection. A CMOS column decoder and the parallel comparator proposed by P. Mazumder are modified to implement the test procedure. Consequently, these reduce the number of transistors used for a BIST circuit. Also, we present algorithm properties such as the capability to detect stuck-at faults, transition faults, conventional pattern-sensitive faults, and neighborhood bit-line sensitive faults.

• 한국경영과학회:학술대회논문집
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• 대한산업공학회/한국경영과학회 1992년도 춘계공동학술대회 발표논문 및 초록집; 울산대학교, 울산; 01월 02일 May 1992
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• pp.605-614
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• 1992

초기단계의 제품 검사방법은 단순히 제품이 제대로의 기능을 수행하는지 안하는지에 대해서만 검사하고 결정을 내릴 뿐이었다. 대부분의 검사란, 검사자에게 최종적으로 제품이 인수된 후에 제품의 상태여부를 한정적이고, 제한적으로만 판단하여 검사결과를 제공하여왔다. 현대의 제품특성이 구조적 복잡성의 증가, 제품불량 현상파악의 난이도 증가등으로 제품의 사용절차, 검사, 유지보수, 부품교환등이 점점 더 난해해지고, 검사자의 개인적인 숙련도도 증가하게 되어, 제품을 유지보수하는데 더 많은 비용과 시간을 필요로하게 되었다. 이러한 문제들의 해결방안의 하나로 제품의 자체에 스스로 검사할 수 있는 체계적인 시스템을 설치하게 되어 BIT(Built-In-Test)가 탄생하게 되었다. BIT는 현존하는 제품뿐만아니라, 생산될 제품의 설계단계에서도 많이 응용되어 제품의 RAM(Reliability, Availability, Maintainability)에 많은 기여를 해왔다. 이 PAPER는 지금까지 BIT가 주로 Military System에 적용되어온 것을 Commercial system으로의 변환을 위한 기초작업을 제시하고 여러 대안을 열거하였으며, BIT가 갖고 있는 문제점들을 파악하여, 향후 고도화 되가는 산업사회의 요구에 부응할 수 있는 토대를 마련코자 Survey하였다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제29권1_2호
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• pp.65-79
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• 2002

객체지향 프레임웍은 다수의 응용 소프트웨어의 개발에 반복적으로 재사용되므로 철저한 시험이 요구될 뿐만 아니라 재사용 시 확장된 프레임웍에 대해서도 추가적인 시험이 필요하다. 그런데 프레임웍은 개조, 합성된 확장 부위의 시험에 대한 제어와 관찰을 어렵게 하는 성질을 갖고 있다. 본 논문에서는 프레임웍을 개조, 확장하여 응용 프로그램을 구현할 때 발생할 수 있는 오류들이 시험을 통하여 효율적으로 발견될 수 있도록 프레임웍의 가변 부위에 테스터 컴포넌트들을 BIT(Built-in Test)로 내장하는 방법을 기술한다. 프레임웍에 이와 같이 내장된 테스터 컴포넌트들은 프레임웍의 시험 시 제어와 관찰을 용이하게 하여 프레임웍의 시험성을 높여준다. 여기서 제안된 방법으로 설계된 테스터 컴포넌트들은 시험대상 프레임웍의 확장 부위에 프레임웍 코드의 변경이나 간섭 효과가 없게 부착할 수 있고 필요에 따라 동적으로 탈착할 수 있다.

• 전자공학회논문지A
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• 제30A권9호
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• pp.59-70
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• 1993

An efficient test method based on march test is presented to cover line leakage failures associated with bit and word lines or mega bit DRAM chips. A modified column march (Y-march) pattern is derived to improve fault coverage against the data retention failure. Time delay concept is introduced to develop a new column march test algorithm detecting various data retention failures. A built-in test circuit based on the column march pattern is designed and verified using logic simulation, confirming correct test operations.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.43-48
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• 2008

일반적으로 자체 테스트 동작은 입력 벡터들 사이에 상호 연관성이 없기 때문에 더 많은 전력을 소비하는 것으로 알려져 있다. 이러한 점은 회로에 손상을 유발할 뿐 아니라 배터리 수명에도 악영향을 미치기 때문에 반드시 해결되어야 할 과제 중 하나이다. 이를 위해 본 논문에서는 새로운 방식의 BIST(Built-In Self Test) 구조를 제안하여 테스트 동작에서의 천이를 감소시키고, 이를 통해 전력소모를 줄이고자 한다. 제안하는 구조에서는 LFSR(Linear Feedback Shift Register)을 통해 생성되는 pseudo-random 테스트 벡터가 스캔 경로로 들어가기 전에 3 bit씩 모아 더 적은 천이를 가지는 4 bit의 패턴으로 변형한다. 이러한 변형과 그에 대한 복원 과정은 기존의 스캔 BIST 구조에서 Bit Generator와 Bit Dropper라는 모듈을 추가하여 간단히 구현하였다. 제안하는 구조를 ISCAS'89 benchmark 회로에 적용한 결과 약 62%의 천이 감소를 확인하였고 이를 통해 제안하는 구조의 효율성을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.383-386
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• 2017

임베디드 시스템의 일종인 항공전자 장비는 높은 안전성과 신뢰도를 요구한다. 항공전자 장비 고장은 항공기 운용에 중대한 영향을 미칠 뿐만 아니라 최악의 경우에는 조종사와 승객의 인명 손실을 초래할 수도 있다. 본 논문에서는 항공전자 장비의 신뢰도를 높이기 위해 장비에 발생 가능한 고장을 사전에 감지할 수 있는 Built-In-Test(이하: BIT) 설계 기법과 장비의 Mean Time Between Failure(이하: MTBF)를 향상시킬 수 있는 설계 방법을 연구하고 실제 항공전자 장비에 적용하여 신뢰도를 향상시킨 사례를 소개한다.

• 전자공학회논문지
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• 제49권12호
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• pp.226-233
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• 2012

본 논문에서는 고속 인터페이스 비트오류율(BER, Bit Error Rate)의 수학적 모델을 기반으로, 간단하고 정확하게 시간마진을 추정할 수 있는 '선형 근사화 추정법(linear approximation method)'을 제안하였다. 기존의 Q-factor를 이용한 추정법과 제안한 선형 근사화 추정법을 이용하여 $10^{-13}$ 이하의 BER을 얻기 위한 시간마진을 추정한 결과는 실측한 값과 비교할 때 약 0.03UI 정도의 작은 오차를 갖는다. 이 중 선형 근사화를 이용한 가속 자가내장측정법(built-in self test)을 내부 BERT(BER Tester)를 포함한 하드웨어로 구현하였다. 3Gbps, 95% 신뢰 수준에서 $10^{-13}$ BER 기준의 시간마진을 직접 측정하는데 소요되는 시간이 약 5.6시간인데 반해, 가속 자가내장측정법은 0.6초 이내에 유사한 정확도로 시간마진을 추정한다. 시간마진 추정치는 시간마진을 내부 BERT로 직접 측정한 값과 0.045UI 이하의 작은 오차를 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.723-728
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• 1999

In this paper, we designed a Circular Path Built-In Self Test circuit and embedded it into a simple 8-bit microprocessor. Register cells of the microprocessor have been modified into Circular Path register cells and each register cells have been connected to form a scan chain. A BIST controller has been designed for controlling BIST operations and its operation has been verified through simulation. The BIST circuit described in this paper has increased size overhead of the microprocessor by 29.8% and delay time in the longest delay path from clock input to output by 2.9㎱.

• 한국산학기술학회논문지
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• 제19권5호
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• pp.599-604
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• 2018

유도무기체계에서 특히 유도탄은 높은 신뢰도 및 가용도의 유지와 함께 경제적인 정비가 매우 중요한 무기체계이다. 대한민국 소요군에서는 야전에 배치된 모든 유도탄에 대해 정기적인 검사를 필수적으로 수행하고 있다. 정기적인 주기마다 야전에 배치된 모든 유도탄은 정비부대로 보내져 검사되고 혹은 검사 시 고장이 발견된다면 수리된다. 그리고 유도탄은 수시적으로 수행 가능한 자체점검의 기능을 보유하고 있다. 유도탄이 보유한 자체점검으로 유도탄이 발사대에서 운용될 동안이나 저장되어 있는 동안에 고장을 발견해 낼 수 있다. 그러므로 유도탄의 신뢰도와 정비 비용은 검사주기의 기간과 자체점검 및 정기검사의 수준에 매우 영향을 받음을 알 수 있다. 본 논문에서는 수시점검과 정기검사를 받는 유도탄의 저장신뢰도를 예측하는데 있어 기존에 연구된 모델을 수정하여 고장의 중복을 배제한 새로운 유도탄 저장신뢰도 예측 모델을 제시하였다. 그리고 수치적 예시를 들어 새롭게 제시한 모델의 특성을 분석하였다. 또한, 제시된 모델은 검사주기 기간을 결정하는데 유용하게 활용될 수 있다.

• 대한전자공학회논문지SD
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• 제43권8호
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• pp.27-34
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• 2006

내장 자체 테스트 과정에서 의사 무작위 패턴 생성기에 의해 만들어진 패턴들은 효율적인 고장 검출을 제공하지 못한다. 쓸모없는 패턴들은 테스트 시간을 줄이기 위해 제거하거나 수정을 통해 유용한 패턴으로 바꾸어야한다. 본 논문에서는 LFSR에서 생성하는 의사 무작위 패턴을 수정하고 추가적인 유효 비트 플래그를 사용하여 테스트 길이를 개선하고 높은 고장 검출률을 높이는 방법을 제안하고 있다. 또한 쓸모없는 패턴을 제거하거나 유용한 패턴으로 변경하기 위해 reseeding 방법과 수정 비트 플래그 모두 사용한다. 패턴을 수정할 때는 테스트 길이를 줄일 수 있도록 비트의 변화가 가장 적은 수를 선택한다. 본 논문에서는 단일 고착 고장만을 고려하였으며 결정 패턴을 사용하는 seed를 통해 100%의 고장 검출률을 얻을 수 있다.