• 한국시뮬레이션학회논문지
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• 제10권1호
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• pp.25-34
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• 2001

In this paper, we describe the generation method of interface logic which replace between IP & IP handshaking signal with asynchronous logic circuit. Especially, we suggest the new asynchronous sequential "Waveform to VHDL" code creation algorithm by flow chart conversion : Wave2VHDL - if only mixed asynchronous timing waveform is presented the level type input and pulse type input for handshaking, we convert waveform to flowchart and then replace with VHDL code according to converted flowchart. Also, we confirmed that asynchronous electronic circuits are created by applying extracted VHDL source code from suggest algorithm to conventional domestic/abroad CAD Tool, Finally, we assured the simulation result and the suggest timing diagram are identical.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.771-774
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• 1999

This paper presents a new timing structure for real time communications and its performance analysis. The cycle time consists of several "one time slot" which may be an interval defined by a synchronous traffic part followed by an asynchronous traffic part. If a station receives a token within a synchronous interval, it transmits its synchronous message if any, otherwise it may transmit an asynchronous message. This scheme is different from usual allocation schemes which divide one cycle into alternating synchronous and asynchronous subslots. This protocol is designed to prevent low priority messages from delaying too much due to lots of high priority messages. We propose the algorithm and show its justification by simulation.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권7호
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• pp.501-508
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• 2004

In this paper, a coordinated scheduling algorithm is proposed to reduce end-to-end delay in distributed control of systems. For the algorithm, the analysis of practical end-to-end delay in the worst case is performed priory with considering implementation of the systems. The end-to-end delay is composed of the delay caused by multi-task scheduling of operating systems, the delay caused by network communications, and the delay caused by asynchronous timing between operating systems and network communications. Through some simulation tests based on CAN(Controller Area Network), the proposed worst case end-to-end delay analysis is validated. Through the simulation tests, it is also shown that a real-time distributed control system designed to existing worst case delay cannot guarantee end-to-end time constraints. With the analysis, a coordinated scheduling algorithm is proposed here. The coordinated scheduling algorithm is focused on the reduction of the delay caused by asynchronous timing between operating systems and network communications. Online deadline assignment strategy is proposed for the scheduling. The performance enhancement of the distributed control systems by the scheduling algorithm is shown through simulation tests.

• 한국통신학회논문지
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• 제30권2A호
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• pp.34-42
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• 2005

본 논문에서는 비동기 사용자가 존재할 때 OFDMA 상향 시스템의 성능을 주파수 선택적 페이딩 채널 환경에 대해 분석한다. 이를 위해, 각 사용자의 시간오차를 기지국 기준시간에 대한 상대적인 시간오차로 표현하고 상대적인 시간오차에 의한 다중접속간섭을 유도한다. 다중접속간섭은 주파수 선택적 페이딩 채널의 WSSUS (Wide-sense stationary uncorrelated scattering) 채널 모델에 기반하여 유도된다. 성능 분석을 위하여 다중접속간섭을 포함한 평균 신호대 간섭잡음비를 유도하고 최종적으로 평균 심볼에러확률을 표현한다. 유도된 심볼에러확률은 컴퓨터 모의실험을 통하여 분석의 정확도를 확인한다.

• 한국시뮬레이션학회:학술대회논문집
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• 한국시뮬레이션학회 2001년도 춘계 학술대회 논문집
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• pp.82-87
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• 2001

본 논문에서는 IP(Intellectual Property)와 IP 간의 핸드쉐이킹 신호를 비동기 논리회로로 대체 하도록 할 수 있는 인터페이스 논리의 생성 방법에 대하여 기술한다. 특히 핸드쉐이킹 을 위하여 레벨형 입력과 펄스형 입력이 혼합된 비동기 타이밍 파형만 제시되었을 경우 이 파형을 흐름도로 변환시키고 변환된 흐름도에 의하여 VHDL 코드로 대체하는 새로운 \"파형 변환 알고리즘:Wave2VHDL\"을 제안한다. 또한 제안된 알고리즘으로부터 추출한 VHDL 원시 코드를 기존의 국내외 CAD 툴(Tool)에 적용함으로서 IP 인터페이스를 위한 비동기식 전자회로가 생성됨을 확인하고 시뮬레이션 결과와 제시된 타이밍도가 일치함을 증명한다.일치함을 증명한다.

• 정보처리학회논문지A
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• 제9A권1호
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• pp.61-74
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• 2002

본 논문에서는 시간 제한 조건을 가진 자유 선택 신호 전이 그래프로부터 비동기 회로를 합성하는 방법을 기술한다. 이 방법에서는 상태 그래프를 생성하지 않고 신호 전이 그래프로부터 직접 신호 전이들간의 관계를 구하여 비동기 회로를 합성한다. 본 논문의 합성 방법에서는 자유 선택 신호 전이 그래프를 선택 행위가 없는 결정성 신호 전이 그래프에 대하여 타이밍 분석을 수행하여 임의의 두 신호 전이 사이의 시간 제약 병렬 관계와 시간 제약 인과 관계를 구한다. 다음에는 이 관계들을 이용하여 각 결정성 신호 전이 그래프에 대한 합성을 수행하고 그 결과를 합병함으로써 전체 회로를 합성한다. 실험 결과에 의하면 본 논문에서 제안한 합성 방법은 상태 공간이 큰 회로에 대하여 현저하게 합성시간을 단축시킬 수 있을 뿐 만 아니라 기존의 상태 그래프 기반 합성 방법과 비교하여 거의 같은 면적의 회로를 합성한다.

• 한국정보과학회논문지:시스템및이론
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• 제27권2호
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• pp.216-226
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• 2000

본 논문에서는 시간 제한 조건을 가진 신호 전이 그래프로부터 바동기 회로를 합성하는 방법을 기술한다. 이 방법에서는 기존의 방법과는 달랴 상태 그래프를 생성하지 않고 신호 전이 그래프로부터 직접 신호 전이들간의 관계를 구하여 비동기 회로를 합성한다. 본 논문의 합성 과정에서는 먼저 타이밍 분석을 통하여 임의의 두 신호 전이 사이에 시간 제한 조건 내에서 병렬 관계와 인과 관계가 있는지를 구 한다. 그 다음에는 이들 관계들로부터 우선 순위 그래프를 생성하고 이 그래프 상에서 경로들을 구함으로써 해저드가 없는 회로를 생성한다. 실험 결과에 의하면 본 논문에서 제안한 합성 방법은 상태 수가 많은 회로에 대해서 현저하게 합성 시간을 단축시킬 수 있을 뿐만 아니라 기존의 합성 방법과 비교하여 거의 같은 면적의 회로를 합성한다.

• ETRI Journal
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• 제35권3호
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• pp.480-490
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• 2013

As technology evolves into the deep submicron level, synchronous circuit designs based on a single global clock have incurred problems in such areas as timing closure and power consumption. An asynchronous circuit design methodology is one of the strong candidates to solve such problems. To verify the feasibility and efficiency of a large-scale asynchronous circuit, we design a fully clockless 32-bit processor. We model the processor using an asynchronous HDL and synthesize it using a tool specialized for asynchronous circuits with a top-down design approach. In this paper, two microarchitectures, basic and enhanced, are explored. The results from a pre-layout simulation utilizing 0.13-${\mu}m$ CMOS technology show that the performance and power consumption of the enhanced microarchitecture are respectively improved by 109% and 30% with respect to the basic architecture. Furthermore, the measured power efficiency is about 238 ${\mu}W$/MHz and is comparable to that of a synchronous counterpart.

• Journal of Positioning, Navigation, and Timing
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• 제4권4호
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• pp.161-171
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• 2015

Alternative binary offset carrier (AltBOC) signals can be approximated by four synchronized direct sequence spread spectrum (DSSS) signals, each pair of which is a quadrature phase shift keyed (QPSK) signal at a different frequency. Therefore, depending on the strength of an incoming AltBOC signal, an acquisition technique can reduce the mean acquisition time (MAT) by searching the four DSSS signals asynchronously; the search for each of the four DSSS signals can start at one of the evenly separated hypotheses on the two-dimensional hypothesis space. And detection sensitivity can be improved by multiple levels when different numbers of search results for the same hypothesis are combined. In this paper, we propose a fast AltBOC acquisition technique that has an asynchronous search strategy and efficiently utilizes the output of the four search results to increase the sensitivity level when sensitivity improvement is needed. We provide a complete theoretical analysis and demonstrate with numerous Monte Carlo simulations that the MAT of the proposed technique is much smaller than conventional AltBOC acquisition techniques.

• 대한전자공학회논문지TC
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• 제47권8호
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• pp.1-8
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• 2010

본 논문에서는 Cyclic prefix 형태의 보호구간을 갖는 비동기 MC-CDMA 상향 링크 시스템의 시간 옵셋의 영향을 주파수 선택적 다경로 페이딩 채널에 대하여 분석하였다. 분석을 위하여 시간 옵셋을 보호구간 및 최대 접속 지연 시간 (maximum access delay time)과 관련하여 모델링하였다. 수식적 분석을 통하여 시간 옵셋이 원하는 신호성분의 전력 누수와 자기 간섭성분을 발생시키는 것을 확인하였다. 이러한 시간 옵셋이 유효 SNR 및 평균 오류율에 미치는 영향을 분석하였다. 근사화를 통하여 평균 오류율 및 SNR 감쇄를 닫혀진 형태로 유도하였다. 분석결과의 정확성은 모의실험 결과와의 비교를 통해 다양한 시간 옵셋 및 SNR에 대해 검증하였다.