• 전자공학회논문지A
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• 제33A권10호
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• pp.186-194
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• 1996

The SliM (sliding memory plane) array processor has been proposed to alleviate disadvantages of existing mesh-connected SIMD(single instruction stream- multiple data streams) array processors, such as the inter-PE(processing element) communication overhead, the data I/O overhead and complicated interconnections. This paper presents the deisgn and implementation of SliM image processor ASIC (application specific integrated circuit) chip consisting of mesh connected 5 X 5 PE. The PE architecture implemented here is quite different from the originally proposed PE. We have performed the front-end design, such as VHDL (VHSIC hardware description language)modeling, logic synthesis and simulation, and have doen the back-end design procedure. The SliM ASIC chip used the VTI 0.8$\mu$m standard cell library (v8r4.4) has 55,255 gates and twenty-five 128 X 9 bit SRAM modules. The chip has the 326.71 X 313.24mil$^{2}$ die size and is packed using the 144 pin MQFP. The chip operates perfectly at 25 MHz and gives 625 MIPS. For performance evaluation, we developed parallel algorithms and the performance results showed improvement compared with existing image processors.

• 정보처리학회논문지C
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• 제15C권5호
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• pp.409-418
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• 2008

본 논문에서는 운영체제에서 지원하는 PPP 프로그램이 없는, 즉 별도의 운영체제를 사용하지 않는 임베디드 시스템에서 글로벌스타 인공위성 모뎀을 이용하기 위한 PPP 프로그램을 작성하였다. 글로벌스타를 포함한 오브컴, 인말샛과 같은 많은 위성통신 시스템은 데이터 링크 구현을 위하여 그 자체의 인터페이스를 제공하고 있다. 글로벌스타 위성 시스템과 데이터 링크를 구현하기 위해서는 글로벌스타 위성에서 사용하는 PPP를 사용해야 한다. 따라서 본 논문에서는 임베디드 프로세서 기반의 PPP를 구현하였으며, 이와 더불어 사용자 단말 장치를 개발하였다. 사용자 단말 장치는 다양한 응용분야에 사용될 수 있도록 여러 가지 입출력 장치 및 센서를 장착하여 설계 및 실현하였다. 실험 테스트를 통하여 이와 같이 구축된 모든 시스템은 글로벌스타 데이터 링크를 통해서 잘 동작함을 확인한다.

• 한국멀티미디어학회논문지
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• 제13권7호
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• pp.1076-1087
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• 2010

특정 응응 분야를 위해 개발된 임베디드 프로세서의 진화 및 새로운 출현과 더불어 이를 지원할 수 있는 소프트웨어 개발 환경에 관한 연구와 상용화 시도가 활성화되고 있다. 재목적성(retargetability)은 프로세서나 메모리에 대한 아키텍처 정보를 아키텍처 기술 언어(ADL)로 기술하여 컴파일러, 시뮬레이터, 어셈블러, 프로파일러, 디버거 등과 같은 소프트웨어 개발 도구를 생성하는데 이용된다. EXPRESSION ADL은 아키텍처 모델링, 소프트웨어 개발 도구 생성, 빠른 프로토타입핑, 아키텍처에 대한 설계 탐색과 SoC에 대한 기능적인 검증을 위해 개발된 ADL로서 프로세서 코어, 코프로세서, 메모리 등으로 구성된 소프트웨어적인 아키텍처를 구조와 동작 정보를 혼합하여 자연스럽게 모델링하였다. 이 논문에서는 EXPRESSION ADL을 기반으로 ADL의 작성 편리성, 확장성을 높이기 위해 클래스 기반 ADL을 설계하고 문법의 타당성을 검증하였다. 이를 위해, 6개의 핵심 클래스를 정의하고 MIPS R4000에 대한 ADL을 표현으로부터 EXPRESSION과 동일한 컴파일러, 시뮬레이터를 생성하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(5)
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• pp.219-222
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• 2002

There are screw, reciprocating type turbo compressor by structure in an air compressor which is essential equipment on the industrial spot. Recently, the application range of a turbo compressor tend to be wide gradually. And this type of compressor needs high speed rotation of impeller in structure so high ratio gearbox and conventional induction motor driving required. This mechanical system have results of increased moment of inertia and mechanical friction loss. Recent studies of modern turbo compressor have been applied to developing super high speed BLDC motor and driver which remove gearbox that make its size small and mechanical friction loss minimum. To accomodate this tendency, we tried to develope a super high speed motor drive system for 150Hp, 70,000rpm direct drive Turbo compressor using DSP(Digital Signal Processor) and SVPWM(Space Vector Modulation PWM) technique. The results of this specific application show that super high speed driver and controller could be implemented well with digital electronics.

• 정보과학회 논문지
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• 제44권2호
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• pp.115-123
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• 2017

메시지 처리기란 다양한 클라이언트로부터 오는 메시지를 받아 처리하는 서버 소프트웨어이며, 메시지의 종류에 따라 마감기한 이내에 처리해야 하는 실시간 메시지와 비실시간 메시지를 처리한다. 최근 마이크로프로세서 기술의 발전과 리눅스의 빠른 보급에 따라 메시지 처리기는 멀티코어 기반의 리눅스 서버에서 구현되고 있으며, 멀티코어 환경에서는 코어를 효율적으로 사용해야 시스템의 성능을 극대화 시킬 수 있다. 멀티코어를 효율적으로 사용하기 위한 다양한 실시간 스케줄러가 제안되어 있지만, 많은 연구들이 이론적 분석이나 시뮬레이션에 국한되어 있고, 리눅스를 위해 제안된 일부 알고리즘들도 커널을 수정하거나 특정 커널 버전에서만 동작된다는 단점이 있다. 본 논문에서는 멀티코어 환경에서 쓰레드를 사용자 수준에서 코어에 직접 매핑하는 리눅스 기반 메시지 처리기의 구조를 제안한다. 구현된 메시지 처리기에서는 기존의 RM(Rate Monotonic) 알고리즘을 수정하여 사용하였고, 특정 코어에 최대한 실시간 메시지를 몰아서 처리하도록 First fit 기반의 빈패킹(Bin-Packing) 알고리즘을 사용하여, 실시간 메시지의 위배율을 보장하면서 비실시간 메시지의 응답시간의 지연을 최소화하였다. 성능평가를 위하여 LITMUS 프레임 워크에서 제공하는 2가지 멀티코어 스케줄링 알고리즘(GSN-EDF, P-FP)을 이용하여 메시지 처리기를 구현한 후 제안된 시스템과 비교한 결과, 비실시간 메시지의 응답시간이 2가지 알고리즘 대비 최대 17~18%까지 향상되는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제5권7호
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• pp.1332-1339
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• 2001

SoC(System on Chip) 기술은 높은 융통성을 제공하므로 실장제어 분야에서 널리 활용되고 있다. 실장제어 시스템은 소프트웨어와 하드웨어를 동시에 개발하여야 하므로 많은 시간과 비용이 소요된다. 이러한 설계시간과 비용을 줄이기 위해 고급언어 컴파일러에 적합한 명령어 세트를 가지는 마이크로프로세서가 요구된다. 또한 FPGA(Field Programmable Gate Array)에 의한 설계검증이 가능해야 한다. 본 논문에서는 소형 실장제어 시스템에 적합한 EISC(Extendable Instruction Set Computer) 구조에 기반한 16 비트 FPGA 마이크로프로세서인 EISC16을 제안한다. 제안한 EISC16은 짧은 길이의 오프셋과 작은 즉치값을 가진 16 비트 고정 길이 명령어 세트를 가진다. 그리고 16 비트 오프셋과 즉치 값은 확장 레지스터와 확장 플래그를 사용하여 확장한다. 또한, IBM-PC와 SUN 워크스테이션 상에서 C/C++ 컴파일러 빛 응용 소프트웨어를 설계하였다. 기존 16 비트 마이크로프로세서들의 C/C++ 컴파일러를 만들고 표준 라이브러리의 목적 코드를 생성하여 크기를 비교한 결과 제안한 EISC16의 코드 밀도가 높음을 확인하였다. 제안한 EISC16은 Xilinx의 Vertex XCV300 FPGA에서 RTL 레벨 VHDL로 설계하여 약 6,000 게이트로 합성되었다. EISC16은 ROM, RAM, LED/LCD 판넬, 주기 타이머, 입력 키 패드, 그리고 RS-232C 제어기로 구성한 테스트 보드에서 동작을 검증하였다. EISCl6은 7MHz에서 정상적으로 동작하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제11권1호
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• pp.15-25
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• 2005

내장형 시스템에서 응용 프로그램을 구동시킬 때는 일련의 태스크들의 집합을 수행하여야 한다. 이러한 태스크들은 특정 하드웨어로 구현 될 수도 있고, 특정 프로세서에서 구동되는 소프트웨어로 구현될 수도 있다. 내장형 시스템에서 응용 프로그램을 구동시키기 위하여 하드웨어/소프트웨어의 자원 선택 및 작업 분할이 필요하게 되고 이때 하드웨어 및 소프트웨어의 성능 예측이 이용된다. 하드웨어 성능 예측과 달리 소프트웨어 성능 예측은 구동 환경과 밀접한 관계가 있으며, 하드웨어 소프트웨어 통합 설계를 위하여 최적 및 최악의 수행 시간 경계를 예측하는 것은 중요한 문제이다. 수행 시간 경계의 엄격한 예측은 저 비용의 프로세서를 사용할 수 있게 하며, 시스템 비용을 낮추는데 도움을 준다. 본 논문에서는 ARM용 내장형 시스템을 고려하여, loop문의 반복 횟수 경계 값과 프로그램의 추가적인 경로 호출 정보를 이용하여, 수행 시간의 경계를 최대한 실제 값에 접근하도록 예측하는 도구를 개발하였다. 개발된 도구는 현재 i960과 m68k 아키텍처를 지원하는 "Cinderella"라는 시간 분석 도구를 기본 도구로 활용하고 있다. ARM 프로세서를 지원하기 위하여 제어흐름과 디버깅 정보를 추출할 수 있는 ARM ELF 목적 파일 모듈을 추가하고, ARM 명령어 집합을 처리할 수 있는 모듈을 기존 도구에 추가하였다. 여러 가지 벤치마크 프로그램을 대상으로 실시한 실험 결과, 임의의 입력 데이타를 이용하고 수행 횟수를 고려한 ARMulator의 수행 시간이 구현된 도구에서의 정적인 수행 시간 예측 경계 값으로 들어오는 것을 확인할 수 있었다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제11권6호
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• pp.465-476
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• 2005

본 논문에서는 Cactus와 Globus 기반의 그리드 컴퓨팅 환경에서 응용프로그램 수준의 체크 포인팅을 사용한 동적 재구성(Dynamic Reconfiguration) 기법을 새로이 제안하였다. 기존의 동적 재구성은 특정 하드웨어와 운영체제에 종속적이었으나 제안한 방법은 특정 하드웨어와 운영체제의 지원 없이 동적재구성이 가능하고 응용프로그램도 동적 재구성을 고려할 필요 없이 프로그래밍이 가능하다. 제안한 동적 재구성 기법에서 초기 연산자원의 구성을 갖고 실행되는 작업은 실행 중에 동적으로 발견된 새로운 연산자원을 포함하여 계속 연산을 수행한다. 본 연구에서 제안된 방법은 새롭게 발견된 연산자원의 프로세서 성능과 유휴 메모리를 고려하여, 해당 연산자원을 수행중인 연산에 포함할 것인가 여부를 결정한다 연산중 연산 결과의 실시간 가시화를 가능하도록 하고 운영체제에 종속적이지 않은 응용프로그램 수준의 체크 포인팅 기법을 사용하여 중간 연산결과를 저장한다. 새롭게 발견된 유휴사이트, 유휴프로세서를 포함하도록 연산자원의 구성을 재구성한 후 체크 포인팅 파일을 사용하여 작업을 계속 실행한다. 제안한 동적 재구성 기법은 K*Grid 환경에서 연산시간을 단축함을 확인하였다.

• 한국인터넷방송통신학회논문지
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• 제22권6호
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• pp.99-105
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• 2022

본 논문은 주기억장치의 사용자 공간이 컴파일 시간에 가변적 크기의 블록들로 분할된 상태에서, 준비상태 큐에 도착한 다중 프로세서들을 적절히 블록에 할당하는 문제를 다루었다. 기존의 할당법인 최초적합, 최적합, 최악적합과 다음 적합 방법들은 준비상태 큐에 도착한 모든 프로세서들을 할당하지 못해 특정 프로세서는 대기상태가 되는 단점을 갖고 있었다. 본 논문에서 제안된 알고리즘은 분할된 블록(홀)의 크기와 준비상태 큐에 있는 프로세서 크기를 내림차순으로 정렬하여 가장 큰 크기의 블록에 가능한 많은 프로세서들을 할당하는 단순한 블록 채우기 알고리즘이다. 제안된 알고리즘을 9개의 벤치마킹 실험 데이터에 적용한 결과 분할 오류로 인해 대기상태 프로세서가 발생하는 1개 데이터를 제외한 8개 데이터 모두에 대해 최소의 내부 단편(IF)을 가지면서도 모든 프로세서들을 할당하는 성능을 보였다.

• 전자통신동향분석
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• 제24권6호
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• pp.94-98
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• 2009

최근 모바일 멀티미디어 기기들의 사용이 증가하면서 고성능 멀티미디어 프로세서에 대한 필요성이 높아지고 있는 추세이다. DSP 기반의 시스템은 범용성에 기인하여 다양한 응용 분야에서 사용될 수 있으나 주문형반도체 보다 높은 가격과 전력소모 그리고 낮은 성능을 가진다. ASIP는 주문형반도체의 저비용, 저전력, 고성능과 범용 프로세서의 유연성이 결합된 새로운 형태의 프로세서로서, 단일 칩 상에 H.264, VC-1, AVS, MPEG 등과 같은 다양한 멀티미디어 비디오 표준 및 OFDM과 같은 통신 시스템을 지원하고 또한 고성능의 처리율과 계산량을 요구하는 차세대 비디오 표준의 구현을 위한 효과적인 해결책으로 주목되고 있다. 본 기술 문서에서는 ASIP의 특징과 애플리케이션의 가속 방법, ASIP을 위한 컴파일러 설계 및 응용에 관하여 기술한다.