JSTS:Journal of Semiconductor Technology and Science
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제15권1호
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pp.22-28
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2015
This paper proposes column-parallel three step Single Slope Analog-to-Digital Converter (SS-ADC) for high frame rate VGA CMOS Image Sensors (CISs). The proposed three step SS-ADC improves the sampling rate while maintaining the architecture of the conventional SS-ADC for high frame rate CIS. The sampling rate of the three-step ADC is increased by a factor of 39 compared with the conventional SS-ADC. The proposed three-step SS-ADC has a 12-bit resolution and 200 kS/s at 25 MHz clock frequency. The VGA CIS using three step SS-ADC has the maximum frame rate of 200 frames/s. The total power consumption is 76 mW with 3.3 V supply voltage without ramp generator buffer. A prototype chip was fabricated in a $0.13{\mu}m$ CMOS process.
편광자나 검광자가 장착된 모터를 회전시키는 기계적인 변조방식이나 압전소자에 조화진동하는 교류전압을 가하는 위상변조방식에 기초를 둔 일반적인 편광변조 및 편광상태 측정 방식에 의존하지 않고 움직이지 않는 광분할기와 편광자를 통과한빛의 세기를 측정하는 DOAP 방식으로 편광상태를 측정하기 때문에 광검출소자 및 전자회로의 반응시간에 의해 그 신간분해능이 결정되는 새로운 방식의 초고속 다원계를 설계하였다. 이 초고속 타원계는 수 ns의 시간분해능을 가지고 있음을 확인하였으며 상변화기구 같은 동적기구를 연구하는 도구로의 응용 가능성을 검토하였다.
JSTS:Journal of Semiconductor Technology and Science
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제17권1호
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pp.110-119
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2017
This paper describes a CMOS image sensor (CIS) with dual correlated double sampling (CDS) and column-parallel analog-to-digital converter (ADC) and its measurement method using a field-programmable gate array (FPGA) integrated module. The CIS is composed of a $320{\times}240$ pixel array with $3.2{\mu}m{\times}3.2{\mu}m$ pixels and column-parallel 10-bit single-slope ADCs. It is fabricated in a $0.11-{\mu}m$ CIS process, and consumes 49.2 mW from 1.5 V and 3.3 V power supplies while operating at 6.25 MHz. The measured dynamic range is 53.72 dB, and the total and column fixed pattern noise in a dark condition are 0.10% and 0.029%. The maximum integral nonlinearity and the differential nonlinearity of the ADC are +1.15 / -1.74 LSB and +0.63 / -0.56 LSB, respectively.
본 논문에서는 높은 dynamic range(DR)를 얻을 수 있는 단일-비트 4차 델타-시그마 모듈레이터를 제시하였으며, 이를 구현하였다. 본 모듈레이터에 사용된 루프 필터의 구조는 피드백 패스와 피드포워드 패스를 혼합하여 사용한 구조이며, 스위치-커패시터(switched-capacitor) 방식으로 구현되었다. 측정 결과로는 20kHz의 기저대역(base band)에서 3.2MHz의 클록을 사용하였을 때 최대 99dB의 DR을 얻었다. 본 모듈레이터는 $0.18{\mu}m$ standard CMOS 공정으로 만들어졌다.
본 논문에서는 다이나믹 주파수 스케일링 (DFS) 카운터를 사용하여 코오스, 파인 조정 기능을 갖는 CMOS 듀티 사이클 보정회로를 제시한다. DFS 카운터는 디지털-아날로그 컨버터의 비트 스위칭 글리치를 감소시키기 때문에 제안하는 CMOS 듀티 사이클 보정회로의 듀티 보정 범위를 증가시키고 지터 특성을 개선한다. 제안하는 회로는 0.18-${\mu}m$ CMOS 공정을 이용하여 설계되었다. 0.5-1.5GHz의 넓은 동작 주파수와 25-75%의 넓은 듀티 사이클 보정 범위 내에서 측정된 최대 출력 듀티 사이클 에러는 ${\pm}1.1%$이다.
본 논문은 클록 보정회로를 가진 1V 2.56-GS/s 6-bit flash analog-to-digital converter (ADC) 제안한다. 제안하는 ADC 구조에서 아날로그 블록은 단일 T/H와 2단의 프리앰프, 그리고 비교기를 사용된다. 2단의 프리앰프와 비교기의 출력에 옵셋의 크기를 줄이기 위하여 저항 평균화 기법을 적용하였다. 디지털 블록은 quasi-gray rom base 구조를 사용한다. 3입력 voting 회로로 flash ADC에서 발생하기 쉬운 bubble error를 제거하였으며, 고속 동작을 위해 단일 클록을 사용하는 TSPC F/F로 구현한다. 제안하는 flash ADC는 클록 듀티 비를 조절할 수 있는 클록 보정회로를 사용한다. 클록 보정 회로는 비교기 클록 듀티 비를 조절하여 리셋 시간과 evaluation 시간의 비율을 최적화함으로 dynamic 특성을 확보한다. 제안한 flash ADC는 1V 90nm의 CMOS 공정에서 설계되었다. Full power bandwidth인 1.2 GHz 입력에 대하여 ADC 성능을 시뮬레이션을 통해 확인하였다. 설계된 flash ADC의 면적과 전력소모는 각각 $800{\times}400\;{\mu}m^2$와 193.02mW 이다.
In this study, we propose a 2500 frame per second (fps) high-speed binary complementary metal oxide semiconductor (CMOS) image sensor using a gate/body-tied (GBT) p-channel metal oxide semiconductor field effect transistor-type high-speed photodetector. The GBT photodetector generates a photocurrent that is several hundred times larger than that of a conventional N+/P-substrate photodetector. By implementing an additional binary operation for the GBT photodetector with such high-sensitivity characteristics, a high-speed operation of approximately 2500 fps was confirmed through the output image. The circuit for binary operation was designed with a comparator and 1-bit memory. Therefore, the proposed binary CMOS image sensor does not require an additional analog-to-digital converter (ADC). The proposed 2500 fps high-speed operation binary CMOS image sensor was fabricated and measured using standard CMOS process.
최근 에너지 하베스팅 기술이 발전하여 배터리 교체가 어려운 환경에서 동작하는 엣지 장치들에 많이 적용되고 있다. 하지만 해당 기술이 적용된 에너지 하베스팅 장치는 간헐적으로 동작하는 문제를 가진다. 이를 해결하기 위해 에너지 체커로 실시간 에너지 상태를 파악하고 에너지 상태에 따라 프로그램을 제어하는 JIT (Just-In-Time) 기반 모델이 많이 연구되고 있다. JIT 기반 모델에서 에너지 체커는 필수적이지만 상당한 에너지 오버헤드를 가지고 있다. 그렇기 때문에 본 논문에서는 에너지 체커의 에너지 오버헤드를 최소화하기 위해 저전력 에너지 체커 구현에 대한 실험을 진행했다. 내부 ADC (Analog-to-Digital Converter) 기반 에너지 체커, 내부 비교기 기반 에너지 체커, 그리고 외부 비교기 기반 에너지 체커 등 다양한 에너지 체커를 구현했고 각 에너지 체커에 대한 에너지 오버헤드를 측정 및 비교했다. 그 결과, 저전력 외부 비교기를 사용한 외부 비교기 기반 에너지 체커가 가장 작은 에너지 오버헤드를 가지는 것을 확인했다. 또한, ADC 의 측정 주기를 최적화하여 ADC 기반 에너지 체커의 에너지 오버헤드를 더욱 줄일 수 있는 가능성도 확인했다.
본 논문에서는 디스플레이 시스템을 위한 소면적 12-bit 300MSPS의 D/A 변화기(DAC)를 제안한다. 최근 SoC(System-On-Chip) 경향에 맞는 소면적 DAC를 구현하기 위한 전체적인 구조는 6-MSB(Most Significant Bit) + 6-LSB(Least Significant Bit)의 full matrix 구조로 설계 하였다. 고해상도 동작에 요구되는 output impedance을 만족하는 monitoring bias 구조, 고속 동작 및 소면적 디지털 회로 구성을 위하여 logic과 latch 및 deglitching 역할을 동시에 할 수 있는 self-clocked switching logic을 각각 제안하였다. 설계된 DAC는 Samsung $0.13{\mu}m$ thick gate 1-poly 6-metal N-well CMOS 공정으로 제작되었다. 제작된 DAC의 측정결과 INL (Integrated Non Linearity) / DNL (Differential Non Linearity)은 ${\pm}3LSB$ / ${\pm}1LSB$ 이하로 나타났으며, 300MHz 샘플링 속도와 15MHz의 출력신호에서 SFDR은 약 70dB로 측정되었다. DAC의 유효면적은 $0.26mm^2$ ($510{\mu}m{\times}510{\mu}m$)로 기존의 DAC에 비하여 최대 40% 감소된 초소면적으로 구현되었으며, 최대 전력 소모는 100mW로 측정되었다.
노트북, 테블릿 PC 및 스마트폰 등의 휴대 기기를 위한 디스플레이의 전력소모를 낮추기 위해, 주변 밝기에 따라서 디스플레이의 밝기를 조정할 수 있는 광 센서 시스템을 연구하였다. 또한, 휴대 기기의 복잡도와 비용에 크게 영향을 주지 않도록, 광 센서 시스템을 디스플레이 패널에 일체형으로 구현하고자 했으며, 이를 위해서 저온 다결정 실리콘 박막트렌지스터를 이용하여 패널에 광 센서와 신호취득 회로를 집적하고자 했다. 주변 밝기를 감지하는 광 센서의 패널 간 편차를 별도의 공정 설비없이 신뢰성 있게 보정할 수 있도록, 새로운 보정 방식을 제안하였다. 이와 더불어 최종 데이터를 디지털화하기 위한 아날로그-디지털 변환기를 포함한 신호취득 회로를 제안하고 검증하였다. 제안하는 회로는 집적하기에 적합하도록 간단한 구동 신호로 동작되며, 인식 가능한 입력 밝기는 10에서 10,000 lux까지이다. 제안하는 신호취득 회로의 신호취득 주파수는 100Hz이며, 20개의 출력 레벨에 대한 최대 차등 불균일 오차는 0.5 LSB 이하이다.
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[게시일 2004년 10월 1일]
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