• 전기전자학회논문지
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• 제18권4호
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• pp.509-516
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• 2014

고속동작용 반도체 메모리 제품에 추가된 CRC는 DDR4와 같은 제품에서 데이타의 신뢰도를 증가시킨다. 기존의 CRC 방식은 부가회로 면적이 커고 많은 지연시간이 발생되어, CRC 계산을 위한 내부 타이밍 마진의 부족을 유발한다. 따라서 메모리 제품 설계에서 데이터 입출력 설계에 심각한 문제를 유발한다. 본 논문에서는 오류검출 회로설계를 위한 CRC 코드 방식을 제시하고, 실시간 matrix형 CRC 방법을 제안하였다. 데이터 비트오류 발생시 오류여부를 실시간으로 시스템에 피드백(feedback) 가능하도록 하였다. 제안한 방식은 기존방식(XOR 6단, ATM-8 HEC코드)대비 부가회로 면적을 60% 개선할 수 있으며, XOR 단 지연시간을 33%개선 할 수 있다. 또한 실시간 에러 검출 방식은 전체 데이터 비트(UI0~UI9)에 대해 평균 50% 이상 오류 검출 속도를 향상시켰다.

• 전기전자학회논문지
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• 제19권3호
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• pp.288-294
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• 2015

고속동작을 위한 반도체 메모리 제품에서 데이터의 신뢰도를 개선하기 위해 CRC(Cyclic Redundancy Check) 기능이 내장되었으며, 데이터전송 속도 개선을 위해 DBI(Data Bus Inversion) 기능이 내장되었다. DDR4, GDDR4 등의 제품에 추가된 기존의 ATM-8 HEC 코드 방식은 부가회로 면적이 크고(~XOR 700 gates) CRC 처리 시간이 길어서(XOR 6단), 저전력 메모리 제품의 데이터 읽기, 쓰기시 내부 동작 마진(margin)에 적지 않은 부담을 초래한다. 본 논문에서는 저비용, 고속 반도체 메모리에 적합한 CRC방식을 제안하였으며 92%의 부가회로가 개선되었다. 제안한 CRC방식의 저비용 구현을 위해 DBI 기능을 이용하여 데이터 비트 오류 검출율을 보완하였으며, 오류 검출율을 분석하여 기존의 CRC방식과 비교하였다.