• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.664-668
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• 2004

본 논문에서는 고속 이더넷의 고속의 이더넷의 물리계층에서 수신된 비트열로 부터 클록을 복원하고, 이 클록으로부터 동기된 비트열을 10b/8b 디코딩한 다음, 바이트열로 복원하여 데이터 링크계층의 MAC(Media Access controller)로 전송한다. PCS의 디코더는 S비트의 데이터와 제어신호를 추출하여 MAC으로 전달하는 기능을 수행한다. 즉 본 논문에서는 PCS기능 중 가장 중요한 요소인 10b/8b 디코더를 VHDL언어를 사용하여 기술하고 Xilinx ISE5.1를 이용하여 구현하였고, 입력 부분에 DDR인터페이스를 사용하였다. 구현한 결과 1056개의 게이트 사용하였으며, 10Gbps를 지원하기 위해서는 한 블록 당 2.5Gbps의 처리속도가 필요하다. 설계 모듈은 5.1Gbps의 처리 속도를 지원하여 관련 응용분야에서 사용이 가능할 것으로 사료된다.

• 정보처리학회논문지B
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• 제11B권6호
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• pp.625-632
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• 2004

H.264 부호화 기법은 단방향 및 양방향 예측 모드를 채택하고 있으며, 가변 길이 부호화를 사용하기 때문에 비디오 부호기에서 발생되는 데 이터량은 시간에 따라 변한다. 전송채널 용량이 제한된 고정 비트율 부호기에서는 출력 비트량을 제어하기 위해 버퍼가 사용되는데, 버퍼가 넘치거나(overflow) 고갈되는 것(underflow)을 막기 위해 발생 비트량을 적절한 영역 내에서 제한해야 한다. 기존의 비트량 제어방법 에서는 영상데이터의 왜곡 값과 양자화 계수간의 $\lambda_{MODE}$가 정규 값을 벗어나기 때문에 화질이 열화 된다. 본 논문에서는 H.264 동영상의 왜곡 값에 대한 새로운 양자화 계수론 도출하여 피드백 함으로써 버퍼의 넘침이나 고갈을 방지할 수 있는 알고리즘을 제안하였다. 제안한 기법을 6개의 실험데이터에 적용한 견과 PSNR 값은 기존 방법에서와 비슷하면서도 비트율은 최대 8%까지 감소하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.778-781
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• 2007

1024비트 이상의 고비도 RSA 프로세서에서는 몽고메리 알고리즘을 효율적으로 처리하기 위하여 전체 키 스트림을 정해진 블록 단위로 처리한다. 본 논문에서 기본으로 하는 RSA 프로세서는 기본 워드를 128비트로 하고 곱셈 결과의 누적기로는 256비트의 레지스터를 사용한다. 128 비트 곱셈을 효율적으로 수행하기 위하여 32비트 * 32비트 곱셈기를 사용하며 각 연산 결과는 128비트 크기의 8개 레지스터에 필요에 따라 저장되어 몽고메리 알고리즘을 수행하는데 사용된다. 본 논문에서는 128 비트 곱셈에 필요한 누적곱셈 (MAC; multiply-and-aCcumultaion)을 효율적으로 계산하기 위하여 모든 연산 단계를 미리 분석하여 불필요한 연산단계를 수행하지 않고 곱셈 횟수를 줄여 효율적인 누적곱셈 연산기를 구현하였다. 구현된 누적곱셈 연산기는 자동으로 합성하였고, 본 논문 작성에서 기준이 되는 RSA 프로세서의 동작 주파수인 20MHz에서 정상적으로 동작하였다.

• 한국음향학회지
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• 제18권2호
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• pp.53-60
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• 1999

본 논문에서는 CSH(Current Sample-and-Hold)와 CCMP(Current Comparator)로 구성된 1.5-비트 비트 셀을 이용한 새로운 구조의 CMOS IADC(Current-mode Analog-to-Digital Convener)를 제안한다. 전체적인 IADC의 선형성 향상을 위하여 CFT(Clock Feedthrough)가 제거된 9-비트 해상도 CSH를 설계하여 각 비트 셀 전단에 배치하였다. 제안한 IADC를 구성하는 비트 셀은 2개의 래치 CCMP를 사용하기 때문에 디지털 교정 로직이 간소화되고 소비전력이 감소된다. 또한 IADC를 구성하는 모든 블록들의 회로는 MOS 트랜지스터로만 설계되었기 때문에 혼성모드 집적화에 유리하다. 제안한 IADC를 현대 0.8 ㎛ CMOS 파라미터로 HSPICE 시뮬레이션 결과, 20Ms/s에서 100 ㎑의 입력 신호에 대한 SNR은 43 dB로 7-비트의 해상도를 만족하였고 27 ㎽의 소비전력 특성을 나타냈다.

• 한국통신학회논문지
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• 제38A권8호
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• pp.629-637
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• 2013

혼돈(Chaos) 통신 방식은 비주기성, 광대역성, 신호의 비예측성, 구현의 용이성 등의 특성을 가지고 있다. 이런 특성으로 인해 혼돈 신호를 사용하는 디지털 통신 방식에 대한 연구가 지속적으로 이루어지고 있다. 하지만 혼돈 통신 방식은 보안성이 우수하며 도청의 낮은 확률과 같은 장점을 가지고 있지만 다른 방식에 비해서 비트오류율(Bit Error Rate, BER) 성능이 안 좋다는 단점을 가진다. 기존의 혼돈 통신 방식 사용자는 여러 가지 혼돈 지도의 비트오류율 성능을 평가하고 비트오류율 성능이 좋은 혼돈 지도를 선택적으로 적용할 뿐 혼돈 지도의 확률밀도함수(Probability Density Function, PDF) 특성을 변화시킴으로써 비트오류율 성능을 개선시키려는 시도는 이루어지지 않고 있다. 본 논문에서는 혼돈 신호를 확률밀도함수로 나타내고 초기조건, 매개변수 및 방정식을 변화시키면서 확률밀도함수의 변화를 측정한다. 상관지연편이변조 방식에서는 확률밀도함수가 변하면 혼돈 지도의 특성(혼돈 신호)이 변하고 이에 따라 비트오류율 성능도 변하게 된다. 따라서 비트오류율 성능을 좋게 하는 혼돈 신호의 확률밀도 함수 경향을 알아보고 이 결과를 토대로 비트오류율 성능이 우수한 새로운 혼돈 지도를 제안한다.

• 융합신호처리학회논문지
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• 제6권4호
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• pp.176-181
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• 2005

본 논문은 프레임간의 특성 변화를 이용한 균등 비트 할당 기법을 제안한다. 모델 기반 비트율 조정 알고리즘에 대한 기존의 연구는 양자화 파라미터와 비트율 및 왜곡 모델간의 관계를 찾는 것에 초점을 맞추어 진행해 왔다. 본 논문에서는 비트율-왜곡 모델을 새로이 설정하는 것 대신에 모델 기반 접근 알고리즘 내에서 프레임 특성 변화에 따라 모델 파라미터를 조절하여 모델 기반의 비트율 조정 알고리즘의 성능을 향상시킨다. 모델 기반 접근의 성능은 비트율-왜곡 모델 자체의 정확성과 프레임 간의 비트율-왜곡 특성 차이를 보상하는 모델 파라미터의 정확한 설정이 알고리즘의 성능을 좌우한다. 제안 알고리즘은 프레임의 특성 변화를 모델 파라미터에 의해 파악하고 모델 파라미터를 현재 프레임에 맞도록 조정한다. 제안 알고리즘은 MPEG-4 비디오 부호를 이용하여 설계하고, 성능은 모델 기반 접근의 대표적인 방법인 TMN8과 비교하여 0.6dB 정도의 성능 향상을 나타낸다.

• 한국정보통신학회논문지
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• 제12권1호
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• pp.65-70
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• 2008

1024비트 이상의 고비도 RSA 프로세서에서는 몽고메리 알고리즘을 효율적으로 처리하기 위하여 전체 키 스트림을 정해진 블록 단위로 처리한다. 본 논문에서 기본으로 하는 RSA프로세서는 기본 워드를 128비트로 하고 곱셈 곁과의 누적기로는 256비트의 레지스터를 사용한다. 128 비트 곱셈을 효율적으로 수행하기 위하여 32비트${\times}$32비트 곱셈기를 사용하며 각 연산 결과는 128비트 크기의 8개 레지스터에 필요에 따라 저장되어 몽고메리 알고리즘을 수행하는데 사용된다. 본 논문에서는 128비트 곱셈에 필요한 누적곱셈 (MAC; multiply-and-aCcumultaion)을 효율적으로 계산하기 위하여 모든 연산 단계를 미리 분석하여 불필요한 연산단계를 수행하지 않고 곱셈 횟수를 줄여 효율적인 누적 곱셈 연산기를 구현하였다. 구현된 누적 곱셈 연산기는 자동으로 합성하였고, 본 논문 작성에서 기준이 되는 RSA프로세서의 동작 주파수인 20MHz에서 정상적으로 동작하였다

• 전기전자학회논문지
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• 제25권2호
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• pp.302-308
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• 2021

본 논문에서는 영상 처리용 12-비트의 10-MS/s 파이프라인 아날로그-디지털 변환기(ADC: analog-to-digital converter)가 제안된다. 제안된 ADC는 샘플-홀드 증폭기, 3개의 stage, 3-비트 플래시 ADC, 그리고 digital error corrector로 구성된다. 각 stage는 4-비트 flash ADC와 multiplying digital-to-analog ADC로 구성된다. 고해상도의 ADC를 위해 제안된 샘플-홀드 증폭기는 gain boosting을 이용하여 전압 이득을 증가시킨다. 제안된 파이프라인 ADC는 1.8V 공급전압을 사용하는 180nm CMOS 공정에서 설계되었고 차동 1V 전압을 가지는 1MHz 사인파 아날로그 입력신호에 대해 10.52-비트의 유효 비트를 가진다. 또한, 약 5MHz의 나이퀴스트 사인파 입력에 대해 측정된 유효비트는 10.12 비트이다.

• 대한전자공학회논문지
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• 제27권2호
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• pp.1-8
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• 1990

부호율 r=b/n인 2진길쌈부호의 부등 비트오류 제어특성을 해석한다. Viterbi 복호되어 나온 b비트로 구성된 정보벡터에서 각 비트가 갖는 오류확률은 서로 다를 수 있다. 따라서 각 비트의 오류제어 성능은 그외 다른 비트의 오류제어 성능과 다를 수 있다. 이러한 부등 비트 오류특성은 DPCM 시스템의 표본 데이타를 전송할 때 전송상에서 신호대 잡음비의 개선을 위해 적용될 수 있다.

• 한국통신학회논문지
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• 제24권8B호
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• pp.1532-1539
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• 1999

본 논문에서는 주파수 도약 방식 시스템에 적합한 비트 동기 방식을 제안한다. 제안한 비트 동기 방식은 적응 윈도우를 이용한 에러 심볼 검출기를 고안하여 이를 기존의 디지털 루프 필터와 결합한 ADPLL 방식이다. 제안된 비트 동기 방식은, 홉뮤트 잡음과 임펄스 잡음 등과 같은 잡음 구간에서, 비트 추적을 억제하여 디지털 루프 필터의 성능을 향상시키고, 주파수 도약 시스템에서의 동기 확률을 개선시켰다. 모의 실험 결과, 제안한 비트 동기 방식이 기존의 방식에 비해서 더욱 개선된 성능을 보여줌을 입증하였다.