본 논문에서는 4K UHD 입력 영상을 실시간으로 부호화하기 위해 GOP 단위 또는 IDR 주기 단위의 병렬 부호화 구조를 지원하는 $R-{\lambda}$ 모델 기반의 율 제어 방법을 제안한다. 제안하는 $R-{\lambda}$ 모델 기반의 율 제어 방법에서는 순차적 프레임 부호화가 아닌 병렬 부호화를 위한 슬라이스 레벨 비트 분배(bit allocation) 방법을 제안한다. GOP 단위 또는 IDR 주기 단위의 병렬 부호화에서 율 제어기를 작동시키는 경우, 계층적 B구조에서 최하위 프레임 계층을 제외한 동일 계층에 속한 프레임 간에는 상호간에는 부호화 수행 이후 각 소모된 비트양에 대한 정보를 공유 할 수 없기 때문에 기존의 비트량 분배 방식으로는 비트 예산(bit budget) 관리가 불가능하다. 이를 해결하기 위해 본 논문에서는, 기존의 $R-{\lambda}$ 모델 기반 율 제어 방법인 프레임 부호화 순서에 따라 각 프레임별로 목표 비트량 분배하던 방식으로부터, GOP 별로 비트량을 할당한 후, 각 GOP 내의 계층적 B 구조에서 계층이 깊어지는 방향으로 순차적으로 비트 예산을 갱신하여 비트량을 분배하는 방식으로 율 배분 방식을 개선하였다. 뿐만 아니라, 입력 영상의 전처리 과정을 통해 획득된 영상의 복잡도 정보를 고려하여 비트를 분배하여 영상의 주관적인 화질을 향상시켰다. 실험을 통해 제안 방법이 병렬 구조의 HEVC 부호화기에서 잘 작동함을 확인 할 수 있었고, 전처리 결과를 활용하여 율 제어기의 성능을 향상 시킬 수 있음을 확인하였다.
본 논문에서는 UHD급 영상의 실시간 처리를 위한 고성능 HEVC(High Efficiency Video Coding) SAO(Sample Adaptive Offset) 부호화기의 효율적인 하드웨어 구조를 제안한다. SAO는 HEVC에서 새롭게 채택된 루프 내 필터 기술 중 하나이다. 본 논문에서 제안하는 SAO 부호화기 하드웨어 구조는 메모리 접근 최소화 및 화소들의 처리를 간소화하기 위해 three-layered buffer를 사용한다. 또한 연산시간 및 연산량을 줄이기 위해서 4개의 화소들을 병렬적으로 에지 오프셋과 밴드 오프셋으로 분류하며, 화소들의 분류와 SAO 파라메터 적용을 2단계 파이프라인 구조로 구현하고, 하드웨어 면적을 줄이기 위해서 덧셈과 뺄셈, 쉬프트 연산, 그리고 재귀 비교기만을 사용한다. 본 논문에서 제안하는 SAO 부호화기 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.18{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 180k개의 게이트로 구현되었다. 또한, 110MHz의 동작주파수에서 4K UHD급 해상도인 $4096{\times}2160@30fps$의 실시간 처리가 가능하다.
본 논문에서는 UHD급 영상의 실시간 처리를 위한 고성능 HEVC(High Efficiency Video Coding) In-loop Filter 부호화기의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러로 발생하는 화질 열화 문제를 해결하기 위해 Deblocking Filter와 SAO(Sample Adaptive Offset)로 구성된 In-loop Filter를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조에서 Deblocking Filter와 SAO는 수행시간 단축을 위해 $32{\times}32CTU$를 기준으로 2단 하이브리드 파이브라인 구조를 갖는다. Deblocking Filter는 10단계 파이프라인 구조로 수행되며, 메모리 접근 최소화 및 참조 메모리 구조의 단순화를 위해 효율적인 필터링 순서를 제안한다. 또한 SAO는 화소들의 분류와 SAO 파라미터 적용을 2단계 파이프라인 구조로 구현하고, 화소들의 처리를 간소화 및 수행 사이클 감소를 위해 두 개의 병렬 Three-layered Buffer를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 0.13um CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 205K개의 게이트로 구현되었다. 또한 110MHz의 동작주파수에서 4K UHD급 해상도인 $3840{\times}2160@30fps$의 실시간 처리가 가능하다.
본 논문에서는 필터 계수 추출을 위한 HEVC 적응적 루프 필터(ALF, Adaptive Loop Filter)의 효율적인 설계를 제안한다. ALF는 필터 계수를 추출하기 위해 $10{\times}10$ 행렬의 촐레스키 분해를 반복적으로 수행한다. ALF의 촐레스키 분해는 루트 연산 및 나눗셈 연산 등 하드웨어로 설계하기 어려운 연산들로 구성되어 있고, LCU($64{\times}64$) 한 개당 최대 30비트의 큰 값들을 소수점 단위로 연산하기 때문에 많은 연산량과 수행 시간을 필요로 한다. 본 논문에서 제안한 하드웨어 구조는 멀티플렉서와 뺄셈기, 비교기 등을 이용하여 촐레스키 분해에 사용되는 루트 연산을 구현하였다. 또한, 촐레스키 분해의 특징적인 연산 과정들을 파이프라인 구조로 설계함으로써 효율적이면서 적은 연산량을 갖는 하드웨어 구조로 구현하였다. 구현한 하드웨어는 Xilinx ISE 14.3 Vertex-6 XC6VCX240T FPGA 디바이스를 사용하여 설계하였으며, 최대 동작 주파수 150MHz에서 4K UHD($4096{\times}2160$) 영상을 초당 40프레임으로 실시간 처리할 수 있다.
이 연구는 모델 스캐너로 석고 모형을 스캔한 디지털 모형(Model scanned digital model, MSD)과 구내 스캐너로 구강을 스캔한 디지털 모형(Intraoral scanned digital model, ISD)에서 계측한 치아 근원심 폭경(Tooth width, TW)과 치열궁 길이(Arch length, AL)의 신뢰도와 재현성, 치열궁 길이 편차(Arch length discrepancy, ALD) 분석의 타당도를 평가하였다. 만 12 - 18세의 남, 여 30명에게 석고 모형, MSD, ISD를 획득하고, 2번 계측한 TW, AL의 신뢰도는 Pearson 상관 분석, 4명의 재현성은 군간 상관 분석 그리고 TW, AL 및 ALD의 타당도는 대응표본 t검정으로 평가하였다. 결과적으로 모든 군에서 계측한 TW, AL는 높은 신뢰도와 재현성을 보였고 MSD군의 ALD분석은 적절한 타당도를 보였다. ISD 군의 TW는 가장 높은 타당도를 보인 반면에, AL와 ALD분석은 유의미하게 짧게 측정되어 낮은 타당도를 보였으므로 임상가는 디지털 모델을 이용하여 공간 분석 시행 시 이를 고려해야 할 것이다.
본 논문에서는 스테레오 음악에 오디오 워터마크를 삽입하기 위한 알고리즘을 제안하였다. 스테레오 음악은 2개의 채널을 갖고 있기 때문에 기존 워터마킹 기술은 일반적으로 각 채널을 독립적으로 생각하고 처리하는 경우가 많다. 그러나 스테레오를 모노로 변환하는 과정에서 워터마크의 손실이 발생하는 경우가 많이 발생할 수 있다. 제안한 알고리즘은 스테레오를 모노로 변환하더라도 워터마크의 손실이 발생하지 않도록 워터마크를 삽입할 때 스테레오와 모노변환의 특성을 이용하였다. 제안된 알고리즘에 사용된 오디오 워터마크는 "Copyright"와 "Copy_free"라는 두 가지 정보를 터보코드를 이용하여 생성하였다. 두 워터마크는 9바이트(72비트)로 이루어져 있으며, 오류정정을 위하여 터보코드를 적용하면 222비트로 삽입해야 하는 정보량이 늘어난다. 222비트의 워터마크는 추가적인 오류에 강인하도록 1024비트로 확장하여 최종적으로 스테레오 음악에 삽입할 워터마크로 사용하였다. 평균적으로 SNR은 40dB를 넘어서서 전통적인 양자화 방식보다 10dB 이상의 음질 개선을 가져왔다. 이는 상대적으로 10배의 음질 개선도를 의미하는 것으로 매우 유의미한 결과이다. 또한 워터마크의 추출에 필요한 샘플길이는 1초 이내의 길이면 충분히 추출이 가능하고, 128Kbps의 비트레이트를 갖는 MP3 압축에 대해서도 모두 1초 이내 길이의 음악 샘플로부터 워터마크의 완전한 추출이 가능하였다. 전통적인 양자화 방식이 10초 길이의 샘플을 이용해도 대부분 워터마크의 추출에 실패한 것에 비하면 1/10에 불과한 길이로 워터마크의 추출이 가능하다.
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[게시일 2004년 10월 1일]
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