• 전자공학회논문지
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• 제53권7호
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• pp.131-137
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• 2016

본 논문에서는 기존의 2D IC의 성능을 개선하고 3D IC의 집적도와 전기적인 특성을 개선하기 위한 목적으로 연구되고 있는 TSV (Through Silicon Via)의 임피던스를 해석하였다. 향후 Full-chip 3D IC 시스템 설계에서 TSV는 매우 중요한 기술이며, 높은 집적도와 광대역폭 시스템 설계를 위해서 TSV에 대한 전기적인 특성에 관한 연구가 매우 중요하다. 따라서 본 연구에서는 Full-chip 3D IC를 설계하기 위한 목적으로 다중 TSV-to-TSV에서 거리와 주파수에 따른 TSV의 임피던스 영향을 해석하였다. 또한 이 연구 결과는 Full-chip 3D IC를 제조하기 위한 반도체 공정과 설계 툴에 적용할 수 있다.

• 마이크로전자및패키징학회지
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• 제20권3호
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• pp.1-6
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• 2013

TSV는 그동안 3D IC 적층을 하는데 핵심 기술로 많이 연구되어 왔고, RC delay를 줄여 소자의 성능을 향상시키고, 전체 시스템 사이즈를 줄일 수 있는 기술로 각광을 받아왔다. 최근에는 TSV를 전기적 연결이 아닌 소자의 열관리를 위한 구조로 연구되고 있다. TSV를 이용한 liquid cooling 시스템 개발은 TSV 제조, TSV 디자인 (aspect ratio, size, distribution), 배선 밀도, microchannel 제조, sealing, 그리고 micropump 제조까지 풀어야 할 과제가 아직 많이 남아있다. 그러나 TSV를 이용한 liquid cooling 시스템은 열관리뿐 아니라 신호 대기시간(latency), 대역폭(bandwidth), 전력 소비(power consumption), 등에 크게 영향을 미치기 때문에 3D IC 적층 기술의 장점을 최대로 이용한 차세대 cooling 시스템으로 지속적인 개발이 필요하다.

• ETRI Journal
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• 제36권4호
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• pp.643-653
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• 2014

To reduce interconnect delay and power consumption while improving chip performance, a three-dimensional integrated circuit (3D IC) has been developed with die-stacking and through-silicon via (TSV) techniques. The power supply problem is one of the essential challenges in 3D IC design because IR-drop caused by insufficient supply voltage in a 3D chip reduces the chip performance. In particular, power bumps and TSVs are placed to minimize IR-drop in a 3D power delivery network. In this paper, we propose a design methodology for 3D power delivery networks to minimize the number of power bumps and TSVs with optimum mesh structure and distribute voltage variation more uniformly by shifting the locations of power bumps and TSVs while satisfying IR-drop constraint. Simulation results show that our method can reduce the voltage variation by 29.7% on average while reducing the number of power bumps and TSVs by 76.2% and 15.4%, respectively.

• 마이크로전자및패키징학회지
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• 제24권1호
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• pp.35-43
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• 2017

The three-dimensional integrated circuit (3D-IC) is a general trend for the miniaturized and high-performance electronic devices. The through-silicon-via (TSV) is the advanced interconnection method to achieve 3D integration, which uses vertical metal via through silicon substrate. However, the TSV based 3D-IC undergoes severe thermo-mechanical stress due to the CTE (coefficient of thermal expansion) mismatch between via and silicon. The thermo-mechanical stress induces mechanical failure on silicon and silicon-via interface, which reduces the device reliability. In this paper, the thermo-mechanical reliability of TSV based 3D-IC is reviewed in terms of mechanical fracture, heat conduction, and material characteristic. Furthermore, the state of the art via-level and package-level design techniques are introduced to improve the reliability of TSV based 3D-IC.

• Journal of information and communication convergence engineering
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• 제12권1호
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• pp.46-52
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• 2014

This article presents key research needs in three-dimensional integrated circuit (3D IC) architectural floorplanning. Architectural floorplaning is done at a very early stage of 3D IC design process, where the goal is to quickly evaluate architectural designs described in register-transfer level (RTL) in terms of power, performance, and reliability. This evaluation is then fed back to architects for further improvement and/or modifications needed to meet the target constraints. We discuss the details of the following research needs in this article: block-level modeling, through-silicon-via (TSV) insertion and management, and chip/package co-evaluation. The goal of block-level modeling is to obtain physical, power, performance, and reliability information of architectural blocks. We then assemble the blocks into multiple tiers while connecting them using TSVs that are placed in between hard IPs and inside soft IPs. Once a full-stack 3D floorplanning is obtained, we evaluate it so that the feedback is provided back to architects.

• 한국전자파학회지:전자파기술
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• 제22권1호
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• pp.42-51
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• 2011

• Journal of information and communication convergence engineering
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• 제14권1호
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• pp.40-44
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• 2016

The device coupling between the stacked top/bottom field-effect transistors (FETs) in two types of monolithic 3D inverter (M3INV) with/without a metal layer in the bottom tier is investigated, and then the regime of the thickness T_ILD and dielectric constant ε_r of the inter-layer distance (ILD), the doping concentration N_d (N_a), and length L_g of the channel, and the side-wall length L_SW where the stacked FETs are coupled are studied. When N_d (N_a) < 10¹⁶ cm^-3 and L_SW < 20 nm, the threshold voltage shift of the top FET varies almost constantly by the gate voltage of the bottom FET, but when N_d (N_a) > 10¹⁶ cm^-3 or L_SW > 20 nm, the shift decreases and increases, respectively. M3INVs with T_ILD ≥ 50 nm and ε_r ≤ 3.9 can neglect the interaction between the stacked FETs, but when T_ILD or ε_r do not meet the above conditions, the interaction must be taken into consideration.

• ETRI Journal
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• 제34권5호
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• pp.706-712
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• 2012

In previous work, novel maskless bumping and no-flow underfill technologies for three-dimensional (3D) integrated circuit (IC) integration were developed. The bumping material, solder bump maker (SBM) composed of resin and solder powder, is designed to form low-volume solder bumps on a through silicon via (TSV) chip for the 3D IC integration through the conventional reflow process. To obtain the optimized volume of solder bumps using the SBM, the effect of the volumetric mixing ratio of resin and solder powder is studied in this paper. A no-flow underfill material named "fluxing underfill" is proposed for a simplified stacking process for the 3D IC integration. It can remove the oxide layer on solder bumps like flux and play a role of an underfill after the stacking process. The bumping process and the stacking process using the SBM and the fluxing underfill, respectively, for the TSV chips are carefully designed so that two-tier stacked TSV chips are sucessfully stacked.

• 대한전자공학회논문지
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• 제22권4호
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• pp.44-50
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• 1985

본 논문은 YTR servo계의 위상을 제어하는 위상제어용 집적회로의 설계및 제작에 대하여 기술한다. 6μm 설계법칙을 적용하여 설계하였으며 ?의 크기는 3.6×3.55mm²이다. SBC공정, analog-compatible I2L공정및 이중금속배선공정을 이용하여 집적회로를 제작하였다. 그 결과 D.C특성및 위상제어기능이 만족스러운 직접회로의 제작에 성공하였다.

• 한국전자통신학회논문지
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• 제8권1호
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• pp.99-104
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• 2013

소형화된 고기능성 휴대용 전자기기의 수요 급증에 따라 기존에 사용되던 수평구조의 2차원 회로의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 회로들을 수직으로 적층한 뒤, 수평구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 집적 회로 적층기술이 새롭게 제안되었다. 본 연구에서는 차세대 반도체 소자의 회로 집적도를 비약적으로 증가시킬 수 있고, 현재 문제점으로 대두 되고 있는 선로의 증가, 소비전력, 소자의 소형화, 다기능 회로 문제를 동시에 해결 할 수 있는 3차원 구조를 갖는 회로소자에 대한 특성을 연구하였다.