• 한국인터넷방송통신학회논문지
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• 제10권5호
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• pp.97-103
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• 2010

2차원 그래픽을 3차원 그래픽으로 변환하기 위한 삼차원 그래픽 알고리즘들은 복잡하고 다양한 기법의 사용으로 인하여 대규모의 반복 연산이 요구되고, 이로 인하여 실시간 삼차원 그래픽의 처리가 어려운 경우가 많다. 본 논문은 삼차원 그래픽 처리와 관련된 여러 가지 알고리즘 중에서 Phong Shading 알고리즘의 병렬처리 방법과 고속 하드웨어 처리를 위한 삼차원 그래픽 가속기에 관한 것으로, Park's 다중접근 기억장치와 다수의 연산기로 구성된 SIMD처리기를 사용한 삼차원 그래픽 가속기 구조를 제안하고 있으며, 제안된 가속기 구조를 HDL을 사용한 시뮬레이션을 통해 본 논문에서 제안된 삼차원 그래픽 가속기에 의해 복잡한 알고리즘을 갖은 어떠한 삼차원 그래픽 알고리즘도 병렬 처리 알고리즘을 적용하여 SIMD 가속기에 의한 실시간 처리가 가능함을 보였다.

• 한국정보과학회논문지:시스템및이론
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• 제34권1호
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• pp.10-18
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• 2007

휴대용 단말기에서의 동영상 및 3차원 영상을 처리하는 것이 일반화되면서, H.264 및 3차원 그래픽 가속기 데이타를 처리하기 위한 연산량이 크게 증가하고 있다. 본 연구에서는 H.264 인코더의 움직임 추정기 및 디코더의 움직임 보상기와 3차원 그래픽 렌더링 가속기를 재구성 가능하도록 설계하였다. 움직임 추정기는 효율적인 데이타 스캐닝 방법과 DAU, FDVS 알고리즘을 사용하여, JM8.2에 제시된 다중 프레임 움직임 추정보다 연산량을 평균적으로 70% 이상 감소시키면서 화질 열화가 없도록 하였다. 3차원 그래픽 렌더링 가속기는 중심선 트래버셜 알고리즘을 사용하여 병렬 처리하도록 함으로써 처리량을 증가시켰다. 움직임 추정기와 3차원 렌더링 가속기의 메모리를 재구성 가능한 구조로 설계하여, 2.4Mbits (47%)의 메모리를 공유하였으며, 메모리를 8개의 블록으로 분산시켜 사용되지 않는 부분의 전력 소모를 최소화 할 수 있도록 하였다. 또한, 움직임 보상기와 3차원 렌더링 가속기의 픽셀 프로세서를 공유하여 약 7%의 하드웨어면적을 감소 시켰다.

• 한국게임학회 논문지
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• 제4권3호
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• pp.65-70
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• 2004

모바일 기기에 대한 다양한 멀티미디어 기능의 요구로 입체감을 제공하는 3차원 그래픽 가속기의 구현이 절실한 상황이다. 하지만 다양한 멀티미디어 기능을 가져야 하는 최근의 휴대폰의 경향과 상대적으로 발전이 더딘 배터리의 문제를 생각할 때 3차원 그래픽 가속기의 저전력화는 필수적이라고 할 수 있다. 이에 본 논문에서는 내장형 3차원 그래픽 가속기 각 내부모듈별 전력소비를 측정하고 이를 내부 그래픽 처리과정과 함께 분석하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 추계학술발표논문집 (하)
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• pp.1637-1640
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• 2000

최근 3 차원 그래픽스 분야에서 실감 영상 지원 요구에 따라 객체를 이루는 데이터의 수가 기하급수적으로 증가하게 되었다. 이에 고성능의 3 차원 그래픽 가속기에 대한 도입뿐만 아니라 가속기에서 처리될 데이터의 표현 및 여러 처리 방법들에 대한 연구도 요구되어지고 있다. 본 논문에서는 삼각형 스트림 기법을 이용하여 3 차원 그래픽 데이터를 효과적으로 표현할 수 있고, 이 기법의 특징을 이용하여 전체 시스템의 계산량을 줄일 수 있는 구조를 제안하였다. 즉 제안하는 구조는 3차원 그래픽 가속기의 뒷 단인 래스터라이저의 삼각형 셋업 부에 공통 변 버퍼를 두어 인접한 삼각형 들 간에 공유되는 변들의 정보를 재 사용하도륵 하였다. 이 구조는 공통 변 버퍼를 사용하지 않는 기존의 구조와 비교했을 경우 최대 31.8%의 수행 성능 향상을 보여준다.

• 한국멀티미디어학회논문지
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• 제10권9호
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• pp.1209-1219
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• 2007

임베디드 시스템과 같은 제한된 하드웨어에서 3차원 그래픽 기반의 응용 프로그램을 구동하는 것은 쉽지 않다. 그러한 시스템은 그래픽 가속 모듈을 구동하여 다양한 그래픽 기능을 처리할 수 있는 체계적인 3차원 그래픽 처리 구조가 필요하다. 본 논문에서는 임베디드 시스템을 위한 공개 소스 그래픽 윈도우 환경인 Tiny X 체계에서 3차원 그래픽 가속 장치 구동기를 구현하는 방법을 상세히 제시한다. 제안한 방법은 가속장치 구동기를 단계적으로 초기화하여 직접 렌더링 구조가 이를 적절하게 활용할 수 있도록 한다. 아울러, 3차원 그래픽 처리 성능을 효율적으로 평가할 수 있는 간단한 프로그램을 통하여 구현된 가속 장치 구동기에 대하여 적용하여 그 유용성을 확인하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (3)
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• pp.3-5
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• 2000

고성능의 3차원 그래픽 가속기 설계를 위해서는 어플리케이션, 하드웨어 구조, 수행모델 채택, 설계비용 등의 다양한 고려사항이 요구되고 따라서 각 모델에 따른 사전 시뮬레이션 환경구축은 반드시 필요하다. 이에 본 논문에서는 기본적인 3차원 그래픽 파이프라인 작업을 수행하여 다양한 결과를 보여주는 이식성 높은 시뮬레이션 환경을 제공함으로써 3차원 그래픽 가속하드웨어 세부모듈 설계에 필요한 설계 고려사항을 효과적으로 제시할 수 있게 하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.727-729
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• 2005

현재 3차원 그래픽 가속기에서 성능 향상에 대한 문제점으로 대두되고 있는 것은 실제 화면에 그려지는 정보가 저장되는 프레임버퍼에 대한 접근 지연이다. 따라서 본 논문은 기존 픽셀 캐쉬가 포함된 래스터라이져 구조에서 캐쉬 읽기 접근 실패 시 발생하는 패널티와 이에 따른 프레임버퍼에 대한 지연이 발생하는 문제점을 개선하고자, 기존 래스터라이져를 래스터라이져와 합성기로 구분하고 그 사이에 캐쉬 읽기 접근 실패 시 프레임 버퍼에서 정보를 읽어오지 않는 깊이 캐쉬와 색상 캐쉬가 쌍을 이룬 픽셀 캐쉬 메모리 시스템으로 구성된 개선된 3차원 그래픽 가속기 구조을 제안하고 실험을 수행하였다. 실험 결과 제안하는 3차원 그래픽 가속기 구조가 기존 구조에 비해 캐쉬 접근 실패율이 약 $23\%$ 감소하였으며, 평균 메모리 접근 사이클이 $10\%-13\%$ 감소하였으며 이는 상당수의 프레임버퍼에 대한 접근 지연을 감소시킨 것이다. 합성기와 메모리 간의 대역폭은 약 $10\%$ 증가하지만 파이프라인의 작업에는 영향을 미치지는 않는다.

• 대한전자공학회논문지SD
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• 제45권8호
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• pp.61-66
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• 2008

최근 모바일 기기에 3차원 그래픽 디지털 콘텐츠들이 증가함에 따라 휴대용 기기에 적합한 3차원 그래픽 가속기의 연구와 설계는 점점 중요한 이슈가 되고 있다. 본 논문에서는 저전력 3차원 그래픽 파이프라인에 적합한 효율적인 클리핑 구조를 제안한다. 많은 연산 사이클과 연산기를 필요로 하는 클리핑 연산을 두 단계로 나누어서 기하변환 엔진에서는 컬링 정렬(cull and sort) 유닛으로 구현하고, 실질적인 클리핑은 스캔 변환(scan conversion)에서 구현한다. 즉, 스캔 변환 처리기를 구성하고 있는 변처리 (edge walk) 유닛에서 Y축 클리핑을 함께 수행하고 스팬처리 (span processing) 유닛에서 X축과 Z축 클리핑을 함께 수행한다. 제안하는 기하 변환 엔진의 컬링 정렬 유닛은 기존 클리핑 유닛에 비해 면적과 동작 사이클이 크게 줄었고 스캔 변환 처리기의 면적은 거의 증가하지 않아 전반적으로 동작 속도 및 동작 효율을 높였다. 제안하는 클리핑 구조를 적용한 3차원 그래픽 가속기는 Verilog-HDL을 이용하여 설계하고 FPGA를 이용하여 검증하였다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.105-113
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• 2004

기존의 3차원 그래픽 가속기는 전력소모 및 규모가 커서 휴대형 기기에는 적합하지 않다. 따라서 본 논문에서는 휴대형기기에 적합한 저전력 소규모의 3차원 렌더링 처리기를 제안한다. 소규모의 구현을 위하여 반복연산 및 고정소수점 연산을 사용하였다. 또 저전력의 고려를 위해 텍스쳐 유무에 따라 효율적으로 파이프라인을 관리하였고, 삼각형 셋업 및 에지워킹 단은 순차적으로, 3차원 영상 가속기의 성능을 좌우하는 스캔라인처리와 스팬처리 단은 병렬적으로 처리하게 설계하였다. 설계한 렌더링 처리기는 800*600의 해상도 지원과 32비트의 트루칼러를 지원하며 0.25㎛ ASIC공정에서는 50MHz로 동작하여 초당 47.88M 개의 픽셀과 33.25 프레임을 처리하며 텍스쳐 매핑을 포함 64만 게이트를 가지며 면적은 4.9827mm*4.9847mm 이이며 파워소모는 263.7mW이다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (3)
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• pp.16-18
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• 2001

3차원 영상을 처리하는데 있어 래스터라이제이션은 프레임 버퍼에 저장될 픽셀을 구하는 과정이다. 여러 개의 픽셀로 구성되는 폴리곤을 렌더링하기 위해서 스캔라인 방식 또는 반 평면 함수를 이용한 타일 트래버설 방식 등이 사용되고 있다. 본 논문에서 기반으로 하고 있는 타일 트래버설 방식은 스캔라인 방식에 비해 메모리 효율 및 텍스쳐 캐쉬의 지역성에서 이점을 가지고 있으나 복잡한 탐색 과정 때문에 파이프라인 구조로 구현하기는 어렵다. 본 논문에서 제안하는 구조는 분기 예측 기법을 적용하여 트래버설 과정에서의 분기로 인해 발생되는 파이프라인 지연을 기존의 트래버설 구조에 비해 약 30% 정도 줄임으로써 고성능 3차원 그래픽 가속기에 적합한 스캔 컨버젼 유닛을 제안하였다