• 대한전자공학회논문지SD
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• 제40권4호
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• pp.34-41
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• 2003

혼성신호 회로에 발생할 수 있는 각종 파라메트릭 폴트를 검사하기 위한 새로운 기법을 제안한다. LFSR에서 발생하는 랜덤신호를 사용하여 테스트 입력으로 사용하며, 웨이블릿으로 테스트 출력을 분석하고 압축하는 방법을 사용한다. 웨이블릿은 테스트 출력을 다른 여러 주파수 대역으로 분석하여 각각에 대한 응답 신호를 발생시킨다. 각각의 신호는 디지털 적분기를 사용하여 압축된다. LFSR에서 발생된 테스트 입력신호는 전체 주파수 영역에서 일정한 값을 유지하게 되며 따라서 multi-frequency 응답을 발생시켜 준다. 제안된 방법은 실험을 통하여 성능을 검증하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 추계학술발표논문집 (하)
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• pp.1459-1462
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• 2001

혼성 신호 회로의 설계에 있어 저비용의 고효율 테스트 효율을 보장하기 위해 테스트의 노력은 계속되어 왔다. 특히 테스트를 고려한 BIST(built-in-self-test)설계 방법으로 발전해가고 있는 추세인데, 회로상에서 전체적인 테스트 용이도와 분석에 있어 보다 향상된 방법으로 접근할 수 있고 이러한 시스템에 대해 분석하는데 수월하게 할 수도 있다. 이 논문에서는 효과적인 테스트를 위한 방법을 위해 전압 검출기를 이용한 기준 전압 DC 테스트로써 테스트시간을 감소시키고 효과적인 고장 검출률을 갖는 BIST를 구현하는 것을 제안하였다. 즉 정상적인 회로와 고장회로에서의 동작에서 전압의 파이를 검출하는 회로를 하드웨어상으로 구성함으로써 비용과 시간등을 효과적으로 줄이는 방법을 제안하였다. 실험 결과에서는 기존의 BIST와 비교하여 향상된 것을 나타낸다.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.24-33
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• 2002

혼성 신호 회로의 설계에 있어 저비용의 고효율 테스트 효율을 보장하기 위해 테스트의 노력은 계속되어 왔다. 특히 테스트를 고려한 BIST(built-in-self-test)설계 방법으로 발전해가고 있는 추세인데, 회로상에서 전체적인 테스트 용이도와 분석에 있어 보다 향상된 방법으로 접근할 수 있고 이러한 시스템에 대해 분석하는데 수월하게 할 수도 있다. 이 논문에서는 효과적인 테스트를 위한 방법을 위해 DC전압과 전압 위상에 대한 BIST를 구현하는 것을 제안하였다. 즉 정상적인 회로와 고장회로에서의 동작에서 전압과 위상의 차이를 검출하는 회로를 하드웨어상으로 구성함으로써 비용과 시간 등을 효과적으로 줄이는 방법을 제안하였다. 실험 결과에서는 기존의 BIST와 비교하여 향상된 것을 나타낸다.

• 대한전자공학회논문지SD
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• 제40권2호
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• pp.126-136
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• 2003

본 논문에서는 최근 많은 연구대상이 되고 있는 oscillation test methodology (OTM)의 파라메트릭 고장에 대한 커버리지를 높일 수 있는 방법을 제안한다. OTM은 테스트 입력신호가 별도로 필요없는 장점으로 인해 효율적인 built-in self test (BIST) 기술로서도 많은 관심의 대상이 되어 왔다. 그러나 아직 여러 가지 면에서 좀더 연구개발이 필요한 상태이며, 따라서 본 논문에서는 그 성능을 향상시킬 수 있는 방안을 제안한다.

• 전자통신동향분석
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• 제16권2호통권68호
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• pp.40-52
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• 2001

본 논문은 반도체 공정이나 설계환경에 무관하게 재사용이 가능하면서 라이센스에 의해 보호되는 전자회로 설계 모듈 IP에 관한 세계적인 표준안들에 대하여 살펴본다. 현재 선진 외국의 반도체, 통신 관련 기업들은 자신들의 기능 모듈을 IP화 하는 데 있어서 1996년에 설립된 IP의 국제 표준화 단체인 VSIA의 표준안에 부합하도록 노력하고 있다. 현재까지 VSIA는 약 1,000페이지에 달하는 13종의 사양서와 표준안 및 기술문서를 개발하였으며, 전세계 200여 개의 회원기관에 공개하고 있다. 이와 같은 표준안들은 모든 회원사들이 제안하는 시스템 통합, 테스트, 혼성신호, 온칩버스, 검증, 보안 등의 표준관련 제안들을 8개의 VSIA DWG에서 심의하여 확정하며 계속적인 보완과 수정 및 추가가 진행되고 있다. 본 고는 가장 최신 버전들을 중심으로 IP의 표준화 동향을 파악 분석하고, 표준안들의 본질을 정의하였으며, VSIA 표준안에 부합 시킬 수 있는 절차를 체계화 함으로 국내의 IP 개발에 일조를 하고자 하였다.

• 대한전자공학회논문지SD
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• 제40권4호
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• pp.85-94
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• 2003

비동기 설계 기법은 시스템 클럭을 사용하지 않고, 동작이 필요한 모듈만 활성화시켜 전력 및 성능면에서 동기식 설계 기법에 비해 높은 성능을 갖는다. 본 논문은 임베디드 컨트롤러인 Intel 80csl과 완전한 명령어 호환성을 갖고, 비동기식 파이프라인 구조로 최적화된 A8051 아키텍쳐를 제안한다. 다양한 어드레싱 모드와 명령어를 제공하는 CISC 명령어 수행 스킴은 동기식 파이프라인 구조에 적합하지 않고 많은 오버헤드를 유발한다. 본 논문에서는 명령어 실행 사이클을 비동기식 파이프라인 수행에 적합하도록 명령어별로 그룹화하고, 동기화 및 다중 실행 사이클로 인한 오버헤드로 발생된 버블을 제거함으로서 최적화하였다. 또한 적합한 분기 처리 기법 및 가변적인 명령어 길이의 처리 방법을 제시함으로서 명령어 수행시 필요한 상태 수를 최소화하고, 명령어 수행의 병렬성을 증가시켰다. 제안된 A8051 아키텍쳐는 Verilog HDL로 설계하여 0.,35㎛ CMOS 공정 표준 셀 라이브러리로 합성하였다. 실험 결과로 A8051은 36㎒ 클럭을 사용하는 인텔 80C51과 다른 비동기 80C51에 비해 약 24배의 성능 향상을 얻었다.

• 대한전자공학회논문지TC
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• 제38권12호
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• pp.49-57
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• 2001

이 논문에서는 실리콘 기판 등가 회로 모델과 새로운 모델 파라미터 추출 방법을 보인다. 등가 회로 모델을 해석함으로써 회로 블록 사이의 기판 커플링 특성을 고찰하고, 커플링의 크기를 회로 동작 주파수와 특성 주파수(시스템의 폴과 제로 주파수)를 사용하여 분석함으로써 기판 커플링의 물리적 특성을 정량적으로 해석하였다. 제안된 등가회로 모델과 모델 파라미터 추출 방법의 정확성과 타당성을 실험적으로 검증하기 위하여 표준 CMOS 공정을 사용하여 다양한 거리와 기판 저항, 그리고 가드링 구조를 갖는 테스트 패턴을 설계, 제작하고 100 MHz-20 GHz 주파수 영역에서 측정하였다. 그리고 실리콘 기판 등가 회로 모델 을 사용하여 HSPICE를 사용하여 시뮬레이션하고 그 결과를 측정 결과와 비교함으로써 제안된 회로 모델과 파라미터 추출 방법의 정확성을 보였다. 따라서 등가 회로 모델과 파라미터 추출 방법은 정확한 혼성 신호 회로 디자인과 효과적인 시스템의 성능 검증에 유용하게 사용될 수 있다.