• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.7 s.361
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• pp.45-53
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• 2007

In this paper, we propose an efficient hardware architecture for H.264/AVC CAVLC (Context-based Adaptive Variable Length Coding) encoding. Previous CAVLC architectures search all of the coefficients to find statistic characteristics in a block. However, it is unnecessary information that zero coefficients following the last position of a non-zero coefficient when CAVLC encodes residual coefficients. In order to reduce this unnecessary operation, we propose two techniques, which detect the first and last position of non-zero coefficients and arrange non-zero coefficients sequentially. By adopting these two techniques, the required processing time was reduced about 23% compared with previous architecture. It was designed in a hardware description language and total logic gate count is 16.3k using 0.18um standard cell library Simulation results show that our design is capable of real-time processing for $1920{\times}1088\;30fps$ videos at 81MHz.

• 전자공학회논문지 IE
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• v.45 no.4
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• pp.27-32
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• 2008

This paper presents the implementation of simple genetic algorithm using hardware description language for evolvable hardware embedded system. Evolvable hardware refers to hardware that can change its architecture and behavior dynamically and autonomously by interacting with its environment. So, it is especially suited to applications where no hardware specifications can be given in advance. Evolvable hardware is based on the idea of combining reconfigurable hardware device with evolutionary computation, such as genetic algorithm. Because of parallel, no function call overhead and pipelining, a hardware genetic algorithm give speedup over a software genetic algorithm. This paper suggests the hardware genetic algorithm for evolvable embedded system chip. That includes simulation results for several fitness functions.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.29 no.1C
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• pp.119-128
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• 2004

In this paper, a low-power 8-point DCT structure is proposed using add and shift operations. Proposed structure adopts 4 cycles for complete 8-point DCT in order to minimize size of hardware and to enable high-speed processing. In the structure, hardware for the first cycle can be shared in the next 3 cycles since all columns in the DCT coefficient matrix are common except sign. Conventional DCT structures implemented with only add and shift operation use CSD(Canonic Signed Digit) form coefficients to reduce the number of adders. To reduce the number of adders further, we propose a new structure using common sub-expression sharing techniques. With this techniques, the proposed 8-point DCT structure achieves 19.5% adder reduction comparison to the conventional structure using only CSD coefficient form.

• Proceedings of the KAIS Fall Conference
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• 2009.05a
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• pp.624-627
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• 2009

본 논문에서는 차세대 블록 암호 시스템으로 선정되었으며 미연방정부의 표준으로 제정된 RBC(Rijndael Block Cipher) 알고리즘을 하드웨어로 구현하였다. 구현된 블록 암호 시스템은 임베디드 시스템에 적용이 가능하도록 암호화 블록과 복호화 블록을 따로 설계하지 않고 하드웨어를 공유하여 하나의 블록에서 선택에 따라 암호화와 복호화가 모두 이루어질 수 있도록 설계함으로써 하드웨어의 면적을 최소화하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.29 no.5C
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• pp.654-654
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• 2004

본 논문에서는 이산웨이블렛 변환을 이용한 영상 압축 프로세서를 하드웨어로 구현하였다. 웨이블렛 변환을 위하여 필터뱅크 및 피라미드 알고리즘을 이용하였고 각 필터들은 FIR 필터로 구현하였다. 병렬구조로 이루어져 동일 클럭 싸이클에서 하이패스와 로패스를 동시에 수행함으로써 속도를 향상시킬 뿐 아니라 QMF 특성을 이용하여 DWT 연산에 필요한 승산기의 수를 절반으로 줄임으로써 하드웨어 크기를 줄이고 이용효율 또한 높일 수 있다. 다중 해상도 분해 시 필요한 메모리 컨트롤러를 하드웨어로 구현하여 DWT 계산이 수행되므로 이 융자는 단순한 파라메터 입력만으로 효과적인 압축율을 얻을 수 있도록 구조적으로 설계하였다. 실시간 영상압축 프로세서의 성능 예측을 위하여 MATLAB을 통하여 시뮬레이션 하였고, VHDL을 이용하여 각 모듈들을 설계하였다. 설계한 영상압축기는 Leonaro-Spectrum에서 합성하였고, ALTERA FLEX10KE(EPF10K100 EFC256) FPGA에 이식하여 하드웨어적으로 동작을 검증하였다. 설계된 부호화기는 512×512 Woman 영상에 대하여 33㏈의 PSNR값을 갖는다. 그리고 설계된 프로세서를 FPGA 구현 시 35㎒에서 정상적으로 동작한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.04a
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• pp.41-44
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• 2012

Extensible Markup Language(XML)는 데이터 저장, 웹 서비스, 팟캐스팅, 신디케이션과 같은 분야에서 널리 사용되는 언어이다. XML 문서를 사용하기 위해서는 반드시 XML 문서에 대한 파싱이 이루어져야 하기 때문에 여러 연구들이 제안되었다. 스트림 기반 파서인 Roll-Back Streaming XML(RBStreX) 파서는 파싱의 흐름을 되돌리는 Roll-Back을 제안하였지만, 특정 노드를 검색할 때 발생되는 오버헤드를 해결하지 못하였다. 본 논문에서는 특정 노드에 대한 검색 기능을 지원하는 새로운 구조의 하드웨어 스트리밍 파서를 제안하였고, 시뮬레이션을 통하여 하드웨어의 동작 검증을 하였다. 제안된 구조는 RBStreX 파서와 비교하여 소프트웨어 오버헤드가 없으며 하드웨어 사이클도 반 정도로 감소시키는 성능향상을 얻는다.

• Electronics and Telecommunications Trends
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• v.15 no.4 s.64
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• pp.1-11
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• 2000

프로그래머블 네트워크 기술은 사용자의 요구에 따라 빠르게 새로운 서비스를 생성, 전개하고자 하는 필요에 따라 발전하였다. 프로그래머블 네트워크 기술은 새로운 구조와 서비스 및 프로토콜들을 네트워크에 적용하기 위해 네트워크의 programmability를 제어하고 안전하게 실행하는 방법이다. 네트워크 programmability 증진을 위하여 전송 하드웨어와 제어 소프트웨어의 분리, 개방형 프로그래머블 네트워크 인터페이스 제공, 네트워킹 기반구조의 가상화 촉진 같은 하드웨어상에 상이한 네트워크 구조의 공존 및 자원분할 기술 등이 연구되고 있다. 이 글에서는 프로그래머블 네트워크 기술 분야의 연구 프로젝트를 살펴보고 프로그래머블 통신 추상화, programmability 수준, 프로그래밍 방법론 등의 특징을 비교 분석하였다.

• Proceedings of the Korean Institute of Navigation and Port Research Conference
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• 2012.06a
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• pp.71-73
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• 2012

하드웨어 방식의 DGPS 기준국 시스템을 개선한 차세대 DGPS 기준국 아키텍처인 소프트웨어 DGPS 기준국 시스템은 하드웨어 방식에서 발견된 많은 문제점을 개선한다. 그러나, 초기의 소프트웨어 DGPS 기준국 시스템은 차세대 아키텍처를 충실히 따르고 있기는 하지만 소프트웨어의 구조에 단점을 내포하고 있어 실제 적용에 어려움이 있다. 본 논문에서는 기존 소프트웨어 DGPS 기준국 시스템의 단점을 보완하고 구조를 개선한 새로운 아키텍처를 설계하고 이 아키텍처를 기반으로 한 실제 소프트웨어를 구현한다.

• Proceedings of the Korea Multimedia Society Conference
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• 2002.11b
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• pp.609-612
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• 2002

본 논문은 다양한 멀티미디어 응용을 위한 재구성가능(reconfigurable) 구조의 프로세서 설계에 대해서 연구하였다. 설계된 프로세서는 RISC 코어 프로세서와 코스-그레인(coarse-grain) 구조의 재구성가능 셀들의 배열로 이루어진 처리 유닛으로 구성되었다. 여기서 사용된 RISC 코어 프로세서는 하드웨어 구조를 간단히 하기 위하여 MIPS 명령어들 중에서 사용빈도가 높은 것들만 고려하였으며, 재구성가능 처리를 위한 별도의 명령어를 추가하였다. 본 논문에서 제시한 재구성가능 프로세서는 VHDL로 모델링하여 실행을 검증하였으며, 하드웨어의 유연성을 증가하여 다양한 멀티미디어 응용에 적용함과 아울러 속도향상에 기여함을 볼 수 있었다.

• Journal of the Korean Institute of Intelligent Systems
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• v.9 no.4
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• pp.396-403
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• 1999

본 논문에서는 새로운 블록기반 신경망을 제안하고 블록기반 신경망의 패턴류 성능을 확인하였다. 블록기반 신경망은 4개의 가변 입출력을 가지는 블록을 기본 구성요소로하고 있으며 블록들의 2차원배열 형태로 이루어진다. 블록기반 신경망은 재구성가능 하드웨어에 의하여 구현이 용이하고 구조 및 가중치의 최적화에 진화 알고리즘을 적용시킬수 있는 새로운 신경망 모델이다. 블록 기반 신경망의 구조와 가중치를 재고성 가능 하드웨어(FPGA)의 비트열에 대응시키고 유전자 알고리즘에 의하여 전역최적화를 하여 구조와 가중치를 최적화한다. 유전 알고리즘에 의하여 설계된 블록기반 신경망을 비선형 결정평면을 가지는 여러 학습패턴에 적용하여 패턴분류 성능을 확인하였다.