• 전자공학회논문지C
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• 제36C권5호
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• pp.38-47
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• 1999

저전력을 실현하기 위하여 구조, 논리 및 트랜지스터레벨에서 16비트 덧셈기를 설계하였다. 기존의 ELM덧셈기는 입력 비트 패턴에 의해 계산되는 블록캐리발생신호 (block carry generation signal) 때문에 특정 입력 비트 패턴이 인가되었을 때에는 G셀에서 글리치(glitch)가 발생하는 단점이 있다. 따라서 구조레벨에서는 특정 입력 비트 패턴에 대해서 글리치를 피하기 위해 자동적으로 각각의 블록캐리발생신호를 마지막 레벨의 G셀에 전달하는 저전력 덧셈기 구조를 제안하였다. 또한, 논리레벨에서는 정적 CMOS(static CMOS)논리형태와 저전력 XOR게이트로 구성된 저전력 소모에 적합한 조합형 논리형태(combination of logic style)를 사용하였다. 게다가 저전력을 위하여 트랜지스터레벨에서는 각 비트 전파의 논리깊이(logic depth)에 따라서 가변 크기 셀들(variable-sized cells)을 사용하였다. 0.6㎛ 단일폴리 삼중금속 LG CMOS 표준 공정변수를 가지고 16비트 덧셈기를 HSPICE로 모의 실험한 결과, 고정 크기 셀(fixed-sized cell)과 정적 CMOS 논리형태만으로 구성된 기존의 ELM 덧셈기에 비해 본 논문에서 제안된 덧셈기가 전력소모면에서는 23.6%, power-delay-product면에서는 22.6%의 향상을 보였다.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.65-73
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• 2007

본 논문에서는 UMTS용 수신기를 위한 저 전력 CMOS 연속-시간 시그마-델타 모듈레이터에 대해 논한다. 저 전력 동작수행을 위한 연속 시간 모듈레이터의 루프 필터는 선형성이 우수하고, 튜닝 회로가 비교적 간단한 active-RC 필터로 구성하였다. 본 모듈레이터의 구조는 전력 효율을 높이기 위해 24의 OSR (Oversampling Ratio)의 3차 4비트 단일 루프로 구성하였고, 초과 루프 지연 시간에 의한 성능 저하를 방지하기 위해 반주기 지연 제환 경로를 추가하였다. 제작한 회로의 SNR, SNDR, Dynamic range는 각각 71dB, 65dB, 74dB로 측정되었다. 설계한 연속-시간 시그마-델타 모듈레이터는 0.18-um CMOS 표준공정으로 제작하였고, 1.8V의 단일 전원 전압에서 15mW의 전력을 소모한다.

• 전자공학회논문지
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• 제51권4호
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• pp.59-65
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• 2014

본 논문에서는 전력증폭기의 효율을 증가시키기 위해서 모드변환 가능한 단권변압기를 제안한다. 모드변환 가능한 단권변압기를 통해 전력증폭기의 저 전력 모드 동작 시 효율을 개선할 수 있다. 이 논문에서는 0.18-${\mu}m$ CMOS 표준 공정을 이용하여 듀얼모드 단권변압기를 이용한 CMOS 전력증폭기를 설계하였다. 고 전력 모드와 저 전력 모드에서 단권변압기의 1차 권선의 권선수를 조절하여 전력증폭기의 동작을 최적화하였다. EM 시뮬레이션 및 전체 회로 시뮬레이션 결과 제안된 멀티모드 CMOS 전력증폭기의 출력전력이 24dBm일 때 전력부가효율(PAE)이 10.4%에서 멀티모드 동작으로 26.1% 로 상승하여 전력증폭기의 성능 개선되었다.

• 전자공학회논문지SC
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• 제39권3호
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• pp.191-200
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• 2002

본 논문에서는 다변수 다치 논리함수에 대하여 구간함수를 절단 차분 함수로 변환하는 방법을 제시하였고, 절단 차분 함수를 전류모드 CMOS에 의한 전류 미러 회로와 금지회로를 사용하여 일정한 패턴을 갖는 다치 논리회로로 구현하는 방법을 제시하였다. 또한 제시한 방법을 2변수 4치 MOD(4) 가산 진리표와 2변수 4치 유한체 GF(4)상의 승산 진리표를 실현하는 회로의 구현에 적용하였다. PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작특성을 보였다. 회로들의 시뮬레이션은 2㎛ CMOS 표준 기술을 이용하였고, 단위 전류를 15㎂로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 제시한 전류모드 CMOS에 의해 구현된 회로들은 일정한 패턴, 상호연결의 규칙성을 가지며, 다치 논리함수의 변수의 확장성을 가지므로 VLSI 실현에 적합할 것으로 생각된다.

• 대한전자공학회논문지TC
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• 제44권1호
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• pp.32-37
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• 2007

고효율과 고선형성을 갖는 DMB CMOS 전력증폭기가 제안되어 있다. 이 논문에서는 0.13-um 표준 CMOS 공정이 적용되어졌고 제안된 전력증폭기의 모든 구성 소자는 출력 정합 회로망과 적응형 바이어스 조절 회로를 포함하여 하나의 칩속에 완전히 집적되어졌다. 효율과 선형성을 동시에 개선시키기 위하여 적응형 바이어스 조절 회로가 드레인 노드에 위치한 2차 고조파 종단 회로와 함께 적용되어졌다. 전력증폭기는 각각 16.64 dBm의 $P_{1dB}$, 38.31 %의 효율 (PAE), 그리고 24.64 dB의 출력 이득을 보였다. 3차 혼변조왜곡 (IMD3)과 5차 혼변조왜곡 (IMD5)은 각각 -24.122 dBc, -37.156 dBc 이다.

• 전기전자학회논문지
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• 제9권1호
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• pp.57-64
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• 2005

본 논문에서는 전류 테스팅을 이용하여 CMOS 집적회로에 존재하는 결함을 검출하는 내장형 전류 감지회로를 설계하였다. 이 회로는 일반적인 CMOS 공정으로 구현하였으며 결함전류와 기준전류를 전압으로 변환시켜 시험대상 회로의 결함을 고속으로 검출하며, 미세공정에도 적용가능한 회로이다 제안한 전류 감지회로는 전류원 내장으로 인한 추가적인 전력소모를 문제를 해결하였다. 제안한 회로의 정당성 및 효율성은 HSPICE를 이용한 시뮬레이션으로 그 타당성을 입증하였다. 제안한 전류 감지회로가 칩의 전체 면적에서 차지하는 면적소모는 시험대상회로에서 약 9.2%로, 내장형 전류 감지회로에 의한 면적소모는 무시할 만 하다. 제안한 회로는 Hynix O.35um 2-poly 4-metal N-Well 표준 CMOS 공정으로 제작하였다.

• 전기전자학회논문지
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• 제9권1호
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• pp.1-6
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• 2005

본 논문에서는 CMOS 다치 논리회로를 이용한 고성능 곱셈기를 제안하였다. 이 곱셈기는 Modified Baugh-Wooley 곱셈 알고리즘과 전류모드 4치 논리회로를 적용하여 트랜지스터의 수를 감소시키고 이에 따른 상호연결 복잡도를 감소시켜 곱셈기 성능을 향상시켰다. 제안한 회로는 전압모드 2진 논리신호를 전류모드 4치 논리신호로 확장하는 동시에 부분 곱을 생성하고 4치 논리 가산기를 통해 가산을 수행 후 전류모드 4치-2진 논리 변환 디코더를 이용하여 출력을 생성한다. 이와 같이 곱셈기의 내부는 전류모드 4치 논리로 구성하였으며 입출력단은 전압모드 2진 논리회로의 입,출력을 사용함으로써 기존의 시스템과 완벽한 호환성을 갖도록 설계하였다. 이 곱셈기는 6.1mW의 소비전력과 4.5ns의 전달지연을 보였으며, 트랜지스터 수는 두 개의 비교 대상 회로에 비해 60%, 43% 노드 수는 46%, 35% 감소하였다. 설계한 회로는 3.3V의 공급전원과 단위전류 5uA를 사용하여, 0.35um 표준 CMOS 공정을 이용하여 구현하였으며, HSPICE를 사용하여 그 타당성을 입증하였다.

• 한국전자파학회논문지
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• 제18권5호
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• pp.539-546
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• 2007

본 논문에서는 온-칩 스파이럴 인덕터 해석에 대한 3차원 전자장 시뮬레이션 방법을 제시하였으며, 이 방법은 정확히 예측 가능한 CMOS VCO를 설계하는데 적용될 수 있음을 보였다. VCO는 CMOS 0.25 um 표준 공정을 이용하여 LC-공진형으로 구현하였으며, 공진기의 스파이럴 인덕터는 실리콘 기판과의 사이에 그라운드 패턴을 삽입한 경우와 그렇지 않은 경우에 대해 각각 VCO를 구현하여 인덕터의 Q값 개선에 의해 VCO의 위상 잡음이 어느 정도 개선되는지를 검증하였다. 제작된 VCO는 2.5 V 제어 전압에서 3.094 GHz, -12.15 dBm 출력을 가지며, LC 공진에 사용된 단일 인덕터의 Q는 그라운드 패턴을 삽입한 경우 3 GHz에서 8% 정도 개선됨을 시뮬레이션을 통해 검증하였으며, 이로 인한 위상 잡음은 3 MHz 오프셋 주파수에서 9 dB 개선되어짐을 실험을 통해 확인하였다.

• 전기전자학회논문지
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• 제3권2호
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• pp.161-167
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• 1999

표준 2-poly CMOS 공정을 이용하여 3-입력 neuron-MOSFET의 인버터와 증가형 소자를 사용한 3비트 D/A 변환기를 설계 제작하였다. Neuron-MOSFET를 사용한 인버터의 전압전달 특성곡선과 잡음여유를 일반 CMOS 인버터와 같은 방법으로 측정분석하였다. 결합계수가 전압전달 특성곡선과 잡음여유에 미치는 영향을 이론적으로 계산하여 neuron-MOSFET 인버터의 게이트 산화층 두께와 입력게이트 레이아웃에 대한 설계 가이드라인을 설정하였다. 입력게이트 중 하나를 제어게이트로 사용하므로 offset전압이 없는 neuron-MOSFET D/A 변환기를 설계 제작할 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.571-574
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• 2008

본 논문에서는 개선된 회로를 적용한 $256{\times}256$ 픽셀 저항형 지문센서를 제안하고 있다. 단위 픽셀 수준의 센싱 회로는 가변적인 전류를 전압으로 변환하여 이진 디지털 신호로 만든다. 정전기에 효과적으로 대처할 수 있는 인접 픽셀 간 전기적 차폐 레이아웃 구조를 제안하고 있다. 전체회로는 단위 센서 회로를 확장하여 ASIC 설계방식을 통하여 설계한 뒤 로직 및 회로에 대하여 모의실험을 하였다. 전체회로는 $0.35{\mu}m$ 표준 CMOS 공정규칙을 적용하여 센서블록은 전주문 방식을 적용하고 전체 칩은 자동배선 틀을 이용하여 반주문 방식으로 레이아웃을 실시하였다.