• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.56-56
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• 2009

반도체 device가 점점 고집적화, 다층화 되면서 막질의 평탄화를 위한 CMP (chemical mechanical planarization) 공정은 반도체 제작 공정에서 필수 요건이 되었다. 특히 pad conditioning은 CMP 공정 중, 막질의 제거율과 균일도를 유지시키기 위한 중요한 공정이다. 하지만, conditioner를 장시간 사용할 경우 slurry residue와 같은 잔류 오염물질들이 conditioner의 표면의 오염을 유발할 수 있고 이로 인해 conditioner의 수명이 단축되거나 웨이퍼 표면에 결함을 유발할 수도 있다. 본 연구에서는 이를 방지하기 위해 vapor SAM을 이용하여 Ni conditioner 표면에 소수성 박막을 증착하여 오염여부를 평가해 보았다. 먼저, Ni wafer를 이용하여 증착 온도와 압력에 따라 소수성 박막을 증착하여 표면특성을 평가해 보았다. 증착전과 후에 Ni wafer 표면의 접촉각은 contact angle analyzer (Phoenix 400, SEO, Korea)를 이용하여 측정하였다. 박막 표면 형상과 거칠기는 AFM (XE-100, PSIA, Korea)를 이용하여 평가되었고 묘면 성분 분석을 위해 FT-IR (Nicolet 6700, Thermo Scientific, USA)이 사용되었다. SEM (S-4800, Hitach, Japan)은 박막 증착 전과 후의 conditioner를 이용하여 실제 conditioning후 conditioner 표면의 particle 오염정도를 관찰하기 위해 사용되었다. 또한, conditioner 표면에 실제 오염되어있는 particle 개수를 평가하기 위해 particle size analyzer (Accusizer 780A, Particle Sizing Systems Co., USA)을 사용하였다. 본 실험을 통해 최적 증착 조건을 확립하였으며 실제 conditioner 표면에 소수성 박막을 증착 후 $100^{\circ}$ 이상의 높은 contact angle을 확인할 수 있었다. 또한, 소수성 박막이 증착된 conditioner의 경우 실제 conditioning후 표면 particle 오염이 현저히 감소되었음을 확인할 수 있었다.

• Journal of the Korean Vacuum Society
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• v.10 no.3
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• pp.361-367
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• 2001

Recently, Chemical Mechanical Polishing(CMP) has become a leading planarization technique as a method for silicon wafer planarization that can meet the more stringent lithographic requirement of planarity for the future submicron device manufacturing. The SOI(Silicon On Insulator) wafer has received considerable attention as bulk-alternative wafer to improve the performance of semiconductor devices. In this paper, the objective of study is to investigate Material Removal Rate(MRR) and surface micro-roughness effects of slurry and pad in the CMP process. When particle size of slurry is increased, Material Removal rate increase. Surface micro-roughness is greater influenced by pad than by particle size of slurry. As a result of AM measurement, surface micro-roughness was improved from 27 $\AA$ Rms to 0.64 $\AA$Rms.

• Proceedings of the Materials Research Society of Korea Conference
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• 2011.10a
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• pp.23-23
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• 2011

Chemical-Mechanical Planarization (CMP) 공정이란 화학적 반응 및 기계적인 힘이 복합적으로 작용하여 표면을 평탄화하는 공정이다. 이러한 CMP 공정은 반도체 산업에서 회로의 고집적화와 다층구조를 형성하기 위하여 도입되었으며 반도체 제조를 위한 필수공정으로 그 중요성이 강조되고 있다. 특히 최근에는 Inter-Level Dielectric (ILD)의 형성과 Shallow Trench Isolation (STI) 공정에서실리콘 산화막을 평탄화하기 위한 CMP 공정에 대해 연구가 활발히 이루어지고 있다. 그러나 CMP 공정 후 scratch, pitting corrosion, contamination 등의 Defect가 발생하는 문제점이 존재한다. 이 중에서도 scratch는 기계적, 열적 스트레스에 의해 생성된 패드의 잔해, 슬러리의 잔유물, 응집된 입자 등에 의해 표면에 형성된다. 반도체 공정에서는 다양한 종류의 실리콘 산화막이 사용되고 gks이러한 실리콘 산화막들은 종류에 따라 경도가 다르다. 따라서 실리콘 산화막의 경도에 따른 CMP 공정 및 이로 인한 Scratch 발생에 관한 연구가 필요하다고 할 수 있다. 본 연구에서는 scratch 형성의 거동을 알아보기 위하여 boronphoshposilicate glass (BPSG), plasma enhanced chemical vapor deposition (PECVD) tetraethylorthosilicate (TEOS), high density plasma (HDP) oxide의 3가지 실리콘 산화막의 기계적 성질 및 이에 따른 CMP 공정에 대한 평가를 실시하였다. CMP 공정 후 효율적인 scratch 평가를 위해 브러시를 이용하여 1차 세정을 실시하였으며 습식세정방법(SC-1, DHF)으로 마무리 하였다. Scratch 개수는 Particle counter (Surfscan6200, KLA Tencor, USA)로 측정하였고, 광학현미경을 이용하여 형태를 관찰하였다. Scratch 평가를 위한 CMP 공정은 실험에 사용된 3가지 종류의 실리콘 산화막들의 경도가 서로 다르기 때문에 동등한 실험조건 설정을 위해 동일한 연마량이 관찰되는 조건에서 실시하였다. 실험결과 scratch 종류는 그 형태에 따라 chatter/line/rolling type의 3가지로 분류되었다 BPSG가 다른 종류의 실리콘 산화막에 비해 많은 수에 scratch가 관찰되었으며 line type이 많은 비율을 차지한다는 것을 확인하였다. 또한 CMP 공정에서 압력이 증가함에 따라 chatter type scratch의 길이는 짧아지고 폭이 넓어지는 것을 확인하였다. 본 연구를 통해 실리콘 산화막의 경도에 따른 scratch 형성 원리를 파악하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.30-30
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• 1999

알루미늄에 비해 전기저항이 낮고 electromigration 및 stress-migration에 대한 저항서이 높은 구리는 차세대 반도체 소자의 배선금속 재료로 여겨지고 있다. 최근 Chemical Mechanical Polishing (CMP) 기술의 도래로 구리배선 공정의 채택이 더욱 앞당겨질 전망이다. 한편, 구리 MOCVD를 위해 다양한 전구체화합물이 합성되었고, 근래에는 Cu(I)(hfc)L (L은 Lewis base 형태의 ligand) 형태의 전구체를 이용한 많은 증착 연구를 통하여 순수하고 전기저항이 낮은 구리 박막의 증착이 보고되었다. 구리 MOCVD의 가장 큰 문제점은 증착속도가 150-$^{\circ}C$20$0^{\circ}C$에서 500$\AA$/min 이하로 낮고 또한 증착된 필름 표면이 매우 거칠다는 데 있다. 이러한 단점으로 인해 전기화학적 증착후 CMP를 적용하는 것이 더욱 경제적이라는 견해가 우세해 지고 있다. 본 강연에서는 박막의 증착 속도와 표면 거칠기를 동시에 향사시키기 위해 catalytic surfactant를 이용한 새로운 MOCVD 개념을 도입하고, 구리 MOCVD에서 단원자층으로 흡착된 요오드 원자가 그 역할을 수행할 수 있음을 보이겠다. 또 요오드원자가 표면반응을 어떻게 수정하여 활성화에너지를 낮추는가를 반응메카니즘으로 밝히고 표면 평탄화의 미시적 해석을 제공하고자 한다. Catalytic Surfactant의 개념은 다른 박막 재료의 MOCVD에도 적용될 수 있으며, 나아가 적절한 기판 표면처리를 통하여 epitaxy도 가능할 것으로 본다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.655-655
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• 2013

그래핀은 높은 전자 이동도, 열전도도, 기계적 강도, 유연성 등의 고유한 특성으로 다양한 분야에 응용하기 위한 연구가 수행되고 있으며, 특히 전자 소자에의 적용에 관한 연구가 활발히 이루어지고 있다. 전자 소자에 적용하기 위해서는 성장 및 물성에 관한 규명, 응용 소자에 따른 특성 평가가 필요하다. 이러한 소자 특성은 그래핀 물성에 의한 영향이 기본적이지만 에칭, 전사 등의 공정 중 발생하는 오염, 표면 특성, 잔여물 등에 의한 물성 변화 또한 분석 및 제어에 관한 연구가 필요하다. 열화학증착법(thermal chemical vapor deposition)을 이용한 그래핀 합성은 구리 기판을 사용하며, 합성된 그래핀의 에칭, 박리 및 전사 공정이 있다. 이러한 공정 중 발생하는 오염 입자가 그래핀 표면에 흡착되거나, 제거되지 않은 PMMA 잔여물이 그래핀의 특성에 영향을 미치게 된다. 따라서 본 연구에서는 $CO_2$ 클러스터의 표면 충돌을 이용하여 이러한 오염 물질 및 잔여물을 제거하고 그래핀 표면을 평탄화하는 것에 관한 연구를 수행하였다. 가스 클러스터란 작동기체의 분자가 수십에서 수백 개 뭉쳐 있는 형태를 뜻하며 이렇게 형성된 클러스터는 수 nm 크기를 형성하게 된다. 그리고 짧은 시간의 응축에 의해 수십 nm 크기 까지 성장 하게 된다. 클러스터를 이용한 표면 처리는 충돌에 의한 제거에 기반 한다. 따라서 생성 및 가속되는 클러스터로부터 대상으로 전달되는 운동량의 정도가 세정 특성에 영향을 미치며 이는 생성되는 클러스터의 크기에 종속적이다. 생성 클러스터의 크기 분포는 분사거리, 유량, 분사 각도, 노즐 냉각 온도 등의 변수에 관한 함수이다. 본 연구에서는 이러한 변수들을 제어하여 클러스터를 이용한 그래핀 표면 처리 실험을 수행하였다. 평가는 클러스터 표면 처리 전과 후의 특성 비교에 기반 하였으며, 광학 현미경을 이용한 표면 형상 측정, 라만분광 분석, AFM을 이용한 표면 조도 측정, 그래핀 면저항 측정 결과를 비교하였다. 평가 결과를 통하여 표면 처리를 하지 않은 그래핀에 비하여 면저항과 표면 조도가 낮아지는 것을 확인 할 수 있었다. 또한 클러스터 세정은 300 mm 웨이퍼 크기 이상의 대면적을 짧은 시간에 건식으로 세정할 수 있다는 장점이 있어 향후 최적화를 통해 그래핀 양산 시 특성 향상을 위한 후처리 방법으로 사용될 수 있음을 확인하였다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2015.11a
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• pp.191-191
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• 2015

반도체 소자 성능 향상을 위한 3차원 TSV배선 공정이 연구되었다. 전기도금을 이용한 TSV 공정 시 기존에는 황산 구리 수용액내에 억제제, 가속제, 평탄제등을 첨가한 복잡한 전해질이 사용되었지만 본 연구에서는 억제제만을 이용하여 Cu bottom-up filling에 성공하여 전해질의 조성을 단순화 시켰다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.373-373
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• 2013

높은 효율의 InGaN/GaN 전광소자는 현대 조명 산업에 필수적인 역할을 하고 있다. 그러나 전광소자의 효율을 높이는 데에는 여러가지 한계들이 있다. 예를 들면 높은 전류에서의 효율저하, GaN 의 전위결함에 의한 비발광 재결합의 발생 등이 있다. 이러한 한계를 극복하고자 InGaN/GaN 전광소자의 효율을 높이기 위해 사파이어 기판의 표면을 거칠게 바꾸는 방법, 무분극 전광소자, 표면 플라즈몬 등 여러가지 많은 방법들이 개발되고 있다. c-plane InGaN/GaN LED 기반의 표면 플라즈몬 실험은 많은 연구가 수행되고 있으나, m-plane InGaN/GaN LED 기반의 표면 플라즈몬은 아직 연구가 진행되지 않았다. 본 실험의 목적은 표면 플라즈몬 효과를 이용하여 semi-polar InGaN/GaN LED의 광효율을 개선하는 것이다. 유기금속화학 증착 장비로 m-plane sapphire위에 $6{\mu}m$ 의 GaN 버퍼층을 증착하고 표면의 평탄화를 위해 $2{\mu}m$의 n-GaN을 증착하였다. 그 위에 3개의 다중양자우물 층을 증착하였고, 10 nm의 도핑이 되지않은 GaN를 증착하였다. 표면 플라즈몬 현상을 일으키기 위해 Ag박막을 10, 15, 20 nm 증착하여 급속 열처리 방법으로 $300^{\circ}C$에서 20분 열처리 하였다. 형성된 나노입자를 측정하기 위해 주사전자현미경으로 표면을 분석하였다. 표면플라즈몬에 의한 InGaN/GaN 광 세기를 측정하고자 여기 파장이 385 nm인 photoluminescence (PL) 를 사용하였다. 또한 내부양자효과의 증가를 확인하기 위해 PL을 이용하여 온도를 10~300 K까지 20 K 간격으로 광세기를 측정하였다. 향상된 내부 양자효과가 표면 플라즈몬에 의한 것임을 증명하기 위해 time-resolved PL을 이용하여 운반자 수명시간을 구하였다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2011.05a
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• pp.32.2-32.2
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• 2011

반도체 생산공정에서 CMP (Chemical-mechanical planarization) 공정은 우수한 전기전도성 재료인 Cu의 사용과 다층구조의 소자를 형성하기 위해서 도입되었으며, 최근 소자의 집적도가 증가함에 따라 CMP 공정 비중은 점점 높아지고 있다. Cu CMP 공정에서 연마제인 슬러리는 금속 표면과의 물리적 화학적 반응을 동시에 사용하여 표면을 연마하게 되며, 연마특성을 향상시키기 위해 산화제, 부식방지제, 분산제 및 다양한 계면활성제가 첨가된다. 하지만 슬러리는 Cu 표면을 평탄화하는 동시에 오염입자, 유기오염물, 스크레치, 표면부식 등을 발생시키며 결과적으로 소자의 결함을 야기시킨다. 특히 부식방지제로 사용되는 BTA (Benzotriazole)은 Cu CMP 공정 중 Cu-BTA 형태로 표면에 흡착되어 오염원으로 작용하며 입자오염을 증가시시고 건조공정에서 물반점 등의 표면 결함을 발생시킨다. 이러한 문제점을 해결하기 위해 Cu 표면에서 식각과 부식반응을 최소화하며, 오염입자 제거 및 유기오염물을 효과적으로 제거하기 위한 Post-CMP 세정 공정과 세정액 개발이 요구된다. 본 연구에서는 오염입자 및 유기물 제거와 동시에 표면 거칠기와 부식현상을 제어할 수 있는 post Cu CMP 세정액을 개발 평가하였다. 오염입자 및 유기오염물을 제거하기 위해서 염기성 용액인 TMAH 사용하였으며, Cu 이온을 용해할 수 있는 Chelating agent와 표면 부식을 억제하는 부식 방지제를 사용하여 세정액을 합성하였다. 접촉각 측정과 FESEM(field Emission Scanning Electron Microscope) 분석을 통하여 CMP 공정에서 발생하는 유기오염물과 오염입자의 흡착과 제거를 확인하였으며 Cu 웨이퍼 세정 전후의 표면 거칠기의 변화와 식각량을 AFM(Atomic Force Microscope)과 4-point probe를 사용하여 각각 평가하였다. 또한 세정액 내에서의 연마입자의 zeta-potential을 측정 및 조절하여 세정력을 향상시켰다. 개발된 세정액과 Cu 표면에서의 화학반응 및 부식방지력은 potentiostat를 이용한 전기화학 분석법을 통해서 chelating agent와 부식방지제의 농도를 최적화 시켰다. 개발된 세정액을 적용함으로써 Cu-BTA 형태의 유기오염물과 오염입자들이 효과적으로 제거됨을 확인하였다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2018.06a
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• pp.69.1-69.1
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• 2018

산업 현장에서 자주 사용되는 알루미늄 합금은 순도가 높은 알루미늄에 비해 경제성, 기계적 성질이 우수한 장점이 있다. 하지만 이런 합금들은 물리적, 화학적 성질이 순수 알루미늄과 달라 양극산화와 같은 표면처리가 쉽지 않다. 양극산화는 표면처리 기술의 대표적인 방법 중 하나로 인위적으로 산화피막을 형성하는 기술이다. 순도가 높은 알루미늄은 산성 전해질에서의 양극산화를 통해 다공성 산화피막을 형성할 수 있으며 그 구조로 인해 내식성, 내마모성 등 기계적, 화학적인 다양한 장점이 있다. 하지만, Mg, Si, Cr과 같은 성분이 함유된 알루미늄의 경우 산성 전해질에서 산화물을 형성되지 않는다. 본 연구에서 기존의 산성 전해질에서의 양극산화 방법이 아닌$K_2HPO_4$를 함유하는 고온의 글리세롤 전해질을 사용하여 양극산화를 진행하였다. 사용한 알루미늄은 산업용으로 자주 사용되는 3000계열의 알루미늄을 사용하였으며 균일한 양극산화를 위해 샌드페이퍼를 통한 연마과정을 통해 표면을 평탄화 하였다. 이후 전기화학적 에칭 과정을 거쳐 표면에 있는 자연산화막을 제거하여 표면 분석을 용이하게 하였다. 양극산화는 10wt%의 $K_2HPO_4$/글리세롤 전해질에서 전해질의 온도와 인가 전압을 달리 하여 진행하였다. 결과 $150^{\circ}C$ 이상의 온도에서 알루미늄 합금의 양극산화를 확인할 수 있었고 $170^{\circ}C$의 온도에서 인가 전압을 20V로 하였을 때 가장 정렬된 다공성 구조를 얻을 수 있었다. 본 연구 결과를 통해 산업용 알루미늄 합금의 양극산화를 통해 다공성 나노구조 산화물을 형성 시킬 수 있었다.

• Journal of IKEEE
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• v.18 no.4
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• pp.620-624
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• 2014

In this study, the electrical characteristics of Ni/CNT/$SiO_2$ structures were investigated in order to analyze the mechanism of carbon nanotubes in 4H-SiC MIS device structures. We fabricated 4H-SiC MIS capacitors with or without carbon nanotubes. Carbon nanotubes were dispersed by isopropyl alcohol. The capacitance-voltage (C-V) is characterized at 300 to 500K. The experimental flat-band voltage ($V_{FB}$) shift was positive. Near-interface trapped charge density and oxide trapped charge density values of Ni/CNT/$SiO_2$ structure were less than values of reference samples. With increasing temperature, the flat-band voltage was negative. It has been found that its oxide quality is related to charge carriers or defect states in the interface of 4H-SiC MIS capacitors. Gate characteristics of 4H-SiC MIS capacitors can be controlled by carbon nanotubes between Ni and $SiO_2$.