트랜스코딩은 이미 압축된 비디오를 이질적인 클라이언트에게 적응적으로 전달하기 위한 해결책이다. 일반적으로, 계산량을 줄이기 위해서 제안된 트랜스코딩 기법들은 비디오 화질의 열화를 발생시키고 그와 반대의 경우는 많은 계산량을 초래한다. 이와 같은 계산량과 화질 사이의 문제를 해결하기 위해서 여러가지 측면이 연구되어 왔다. 하지만. 대부분의 연구가 트랜스코더 내부에 한정되어 있었고, 서버 측과의 상호작용을 통한 성능 향상에 대한 연구는 적었다. 멀티미디어 데이터를 전력과 성능이 낮은 단말기 또는 낮은 대역폭의 네트워크에 속한 이질적인 클라이언트에 서비스할 때 트랜스코더 자체의 해결 방안에 서버 측에의 특정 잡업을 추가할 경우 트랜스코더에서 실제 처리해야 하는 프레임의 개수를 줄일 수 있는 서비스 효율의 향상을 기대할 수 있다. 따라서 본 논문에서는 효율적인 트랜스코더와 서대 측 기반의 알고리즘을 함께 고려하여 계산 처리 과정을 줄일 수 있는 트랜스코더 시스템 구조를 제안한다.
트랜스코딩은 한 가지 형태로 부호화된 멀티미디어 데이터를 서로 다른 재생 데이터율을 요구하는 이질적인 클라이언트에게 적응적으로 전달하기 위한 해결책이다 따라서, 트랜스코딩 기법은 입력 스트림을 복호시켜 클라이언트가 요구한 출력 스트림으로 부호화하는 것이 필요하다. 일반적으로, 계산량을 줄이기 위해서 제안된 트랜스코딩 기법들은 비디오 화질의 열화를 발생시키고 그와 반대의 경우는 많은 계산량을 초래한다. 이와 같은 계산량과 화질 사이의 문제를 해결하기 위해서 여러 가지 기법들이 연구되었다. 하지만, 대부분의 연구가 트랜스코더 내부에 한정되어 있었고, 서버 측과의 상호작용을 통한 성능 향상에 대한 연구는 적었다. 멀티미디어 데이터를 전력과 성능이 낮은 단말기 또는 낮은 대역폭의 네트워크에 속한 이질적인 클라이언트로 서비스할 때, 트랜스코더 자체의 해결 방안에 서버 측에의 특정 작업을 추가할 경우 트랜스코더에서 실제 처리해야 하는 프레임의 개수를 줄일 수 있고 이를 통해서 서비스 효율의 향상을 기대할 수 있다. 따라서 본 논문에서는 효율적인 트랜스코더와 서버 측 기반의 알고리즘을 함께 고려하여 계산 처리 과정을 줄일 수 있는 프레임 제거 트랜스코더 시스템 구조를 제안한다.
유비쿼터스 장비를 통해 서버에 있는 디지털 아이템에 접근하기 위해서, 디지털 아이템은 시스템 환경과 장비 특성 및 사용자 선호에 따라 적응되어야한다. 유비쿼터스 환경에서 장비 의존적 적응의 요구 사항은 정적으로 결정되지 않으며 예측할 수 없다. 그러므로 특정한 응용에 대한 적용 절차는 일반적 디지털 아이템 적응 엔진에서 적용될 수 없다. 본 논문에서는 최소의 트랜스코더의 집합과 요구된 적응 요구를 위한 트랜스코딩 경로 생성기, 적응 스케줄러를 갖는 응용-독립적 디지털 아이템 적응 구조를 제안한다. 또한 트랜스코딩 경로인 여러 단위 트랜스코더의 연결을 문맥 자유 문법을 사용하여 찾는 방법을 설명하고, 실험을 하였다.
DMB 서비스를 위해 제공되는 대부분의 비디오 컨텐츠는 MPEG-2 규격으로 압축된 채 제공되므로 실제 서비스를 위해서 H.264 규격으로 트랜스코딩을 수행해야 한다. 현재 사용되는 트랜스코딩 방식은 MPEG-2 비트열(bit-stream)의 디코딩과 H.264 규격으로의 인코딩 과정을 연속적으로 수행하는 픽셀 기반 직렬 구조형 (CPDT, Cascaded Pixel-Domain Transcoding Architecture)이다. 이 방식은 두 표준의 소스 코드를 수정 없이 사용할 수 있으므로 구현이 용이하지만 변환을 위한 처리 시간이 길고 디코딩과 인코딩을 반복하므로 화질의 열화가 발생 할 수 있다. 본 논문에서는 MPEG-2로 압축된 비디오 비트열을 H.264로 트랜스크딩 할 때 변환 시간을 향상할 수 있는 DCT 기반의 열린 회로형 트랜스코더 구조(DCT-OPEN)와 변환시간은 CPDT와 유사하지만 화질면에서 우수한 DCT 기반 닫힌 회로형 트랜스코더(DCT-CLOSED) 구조를 제안한다. 제안된 구조에서는 CPDT 방식과 달리 압축 과정의 중간 단계인 DCT(Discrete Cosine Transform)를 이용하여 변환을 수행한다. 이때, MPEG-2와 H.264의 DCT 단위와 방법이 상이하므로 [l, 2]에서 제안된 방식을 이용하여 DCT 간의 변환을 수행한다. 제안된 구조의 성능 평가를 위해 MPEG-2 TM5하 H.264 JM8 코덱을 수정하여 다양한 구조를 구현하였으며 실험 결과 DCT-OPEN의 경우 CPDT에 비하여 계산 복잡도에서 우수하지만 PSNR 성능은 낮게 나타났으며 DCT-CLOSED의 경우 계산 복잡도는 높으나 화질에서 우수한 것으로 나타났다.
MPEG-2가 발표된 이후 Digital-TV나 DVD등 멀티미디어 분야에서 폭넓게 사용되어 왔다. 그 후 2004년도에 H.264가 발표된 이후 MPEG-2를 대체할 차세대 비디오 압축 표준으로 각광받으며 IPTV나 DMB등의 방송 표준으로 채택되었다. 그러나 지금까지 MPEG-2를 가장 많이 사용해 왔기 때문에 현재는 MPEG-2관련 장비들이 많이 사용되고 있으며 이 장비들로는 H.264방송을 시청할 수 없게 되었다. 본 논문에서는 효율적인 H.264 to MPEG-2 트랜스코더를 제안한다. 또한 화질의 열화를 줄이기 위해 기본적으로 직렬 화소 영역기반 트랜스코더(CPDT: Cascaded Pixel Domain Transcoder)구조를 이용하였고 변환속도를 높이기 위해 복호기에서 사용된 SKIP블록이나 INTRA 블록, 움직임벡터 등의 정보들을 재사용 한다. H.264의 가변블록의 움직임벡터들중 최적의 값을 선택하기 위해 수정된 경계정합알고리즘(BMA: Boundary Matching Algorithm)을 사용한다. 실험결과, MPEG-2 인코더의 'Full Search'와 비교하였을 때 PSNR측면에서는 0.1dB정도 감소되었지만, 부호화 시간에서는 약 66% 개선되었다. 제안한 방법은 기존방법과 비교하였을 때, 우수한 화질을 확보함과 동시에 연산시간을 단축할 수 있음을 확인하였다.
본 논문은 다수의 비트레이트에서 변환하는 멀티레이트 변환 기능을 효율적으로 실현할 수 있는 비디오 트랜스코더를 제안하고자 한다. 이것을 구현하기 위해서는 부호 및 역 양자화기를 하나의 처리기로 공유해야 할 뿐만 아니라 유사한 재양자화 스텝값을 가지고 있는 출력 사이에 재양자화-재부호화 처리기를 공유시킴으로서 멀티레이트 변환시에 처리량을 감쇄시킬 수 있는 구조를 제안하고자 한다. 또, 이론적 평가 및 평가에 따른 실험 결과로부터 제안한 방식인 재양자화-재부호화기의 공유 방법이 출력 수에 대한 처리량을 효율적으로 감쇄시킴으로서 단일 레이트의 출력의 경우보다 약 3~6배의 처리량으로도 임의의 출력 수에 대응할 수 있는 결과를 얻을 수 있었다.
멀티미디어 홈 네트워크 환경을 위해서는 A/V(Audio/Video)데이터의 실시간 전송에 유리한 IEEE1394 네트워크와 이동성을 편리하게 지원하고, 홈 외부로의 전송에 적합한 이더넷의 상호 연동 서비스가 필요하다. 따라서 본 논문은 가정내의 IEEE1394 기반 A/V 장치에서 홈 내부 및 외부의 이더넷 기반 모바일 장치로 멀티미디어 데이터를 전송하고, 인터넷의 멀티미디어 데이터를 IEEE1394 기반 A/V 장치로 전송하는 홈 게이트웨이의 구조를 제안한다. 멀티미디어 데이터의 실시간 전송을 위해 DV to MPEG4 트랜스코더를 DV, MPEG4 코덱을 통해 구현하였고, IEEE1394 네트워크와 이더넷 사이의 멀티미디어 데이터 전송 및 제어를 위해 스트리밍 서버와 MPEG4 코덱을 내장한 클라이언트, 그리고 IEC61883 규격을 이용한 IEEE1394 장치 제어 모듈을 제작하였다.
이 연구에서는 고해상도 컬러 그래픽, 디지탈 영상신호처리, HDTV 등에 적합한 10비트 이상의 고해상도, 100 MHz이상의 변환 속도를 갖는 고속, 고정밀 정보처리용 D/A변환기를 설계하였다. 고속 동작을 위해 매트릭스 형태의 전류원 배열, 파이프 라인을 사용하지 않는 래치, 그리고 트랜스미션 함수 이론을 이용한 이차원 구조의 디 코더를 설계하였다. 이러한 구조는 정확성 및 선형성에서 우수한 특성을 보이며, 빠른 변환속도, 저전력 구현에 적합하다. 실리콘 면적의 소비를 줄이고 정밀도를 유지하기 위해 매트릭스 전류원을 가중 전류원과 비가중 전류원으로 분리하여 구성하였다. 고정 밀도를 얻기 위한 방안으로 글리치를 억제하는 새로운 전류원을 설계하고, 선형성을 개선하기위한 방안으로, 특정 시스템에서 최적의 스위칭 순서를 결정할 수 있고, grade error, 대칭적 오차 어느 것도 최대가 되지 않도록 제한하는 새로운 스위칭 알고리즘 을 제안하였다. 설계된 회로는 5V 공급 전원에 대하여 130mW의 전력소비 특성을 보이 고, 10 비트 이상의 분해능, 100MHz 이상의 속도로 동작할 수 있다.
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[게시일 2004년 10월 1일]
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