• 한국전자파학회논문지
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• 제18권4호
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• pp.423-429
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• 2007

위성 DMB용 중계기는 위성으로부터 수신된 2.304 MHz의 기준 신호를 이용하여 10 MHz의 클럭 신호를 재생하여 시스템 동기 신호로 사용한다. 본 논문에서는 기준 신호가 잡음에 의해 흔들리거나 끊기더라도 안정된 신호를 재생할 수 있는 클럭 재생 모듈을 제안하였다. 제안된 모듈은 기존 방식에 비해 저가로 구현이 가능하며, 정기적인 주파수 조정이 필요 없는 장점이 있다. 본 논문에서는 클럭 재생용 IC를 CPLD를 이용하여 구현하였고, lock time을 짧게 하면서 동시에 출력 주파수의 hold over 시간을 늘리기 위해 새로운 루프 필터를 적용하였다. 제작된 모듈은 출력 주파수의 안정도가 0.01 ppm 이내일 경우 hold over 시간이 11초, 출력 전력은 -0.66 dBm, 위상잡음은 100 Hz 오프셋에서 -113 dBc/Hz로 측정되었다.

• 디지털콘텐츠학회 논문지
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• 제6권1호
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• pp.41-48
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• 2005

잡음환경이 열악하고 대역폭이 부족한 HFC 망 상향채널에서 보다 나은 대칭형 멀티미디어 서비스를 제공할 수 있는 S-DMT 방식의 상향 채널 케이블모뎀을 위한 심볼 타이밍 복원 알고리즘을 제안하고 그에 대한 성능을 평가하였다. 타이밍 복원 알고리즘은 시간 영역에 PN 시퀀스를 삽입하는 방식을 제안하였으며 AWGN, ISI, 및 임펄스 잡음 환경에서 시뮬레이션을 통해 성능을 평가 하였다. 성능 평가 결과, PN 시퀀스 삽입 알고리즘에 의한 타이밍 복원방식은 잡음 환경에 따라 타이밍 추정 성능이 매우 달라지며, 동일한 샘플링 클럭 오프셋에서 AWGN, ISI, 및 임펄스 잡음이 함께 존재하는 채널일 경우가 임펄스 잡음 채널 경우보다 타이밍 실패 확률이 $10^3$일 때의 Eb/No가 10dB 이상 열화되나 초기부터 샘플링 클럭 오프셋을 보정하여 최적화한 경우 잡음환경에 의한 성능차이가 있으나 비교적 양호한 타이밍 추정 성능을 보임을 확인 하였다.

• 한국통신학회논문지
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• 제22권8호
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• pp.1765-1773
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• 1997

PLL을 사용하는 통신 시스템에서는 선로 잡음에 의해서 사이클 슬립 현상이 발생 할 수 있다. 이 사이클 슬립 현상이 동기식 스트림 암호 통신 시스템에 발생하면 난수 동기 이탈 현상을 발생시켜 통신을 할 수 없게 된다. 이러한 난수 동기 이탈의 위험성을 줄이기 위하여 연속 재동기 방식을 사용하지만 이에 따른 문제점이 있다. 본 논문에서는 수신 클럭 복원시에 사용되는 수신 클럭 보상 알고리즘을 연속 재동기 방식에 적용하여 기존의 연속 재동기 방식의 문제점을 해결하는 방법을 제안하였다. 즉, 정해진 기준 시간 동안에 실제 수신 클럭 펄스 수를 계수하여 얻은 계수치와 동일 시간 동안에 사이클 슬립이 발생하지 않은 정상 상태에서의 수신 클럭 펄스 수인 정상치가 일치하지 않으면 사이클 슬럽이 발생된 것으로 판단하여 훼손된 수신 클럭을 사이클 스립의 발생 형태에 따라 클럭 펄스를 더해주거나 빼주는 방법을 연속 재동기 방식과 같이 사용하였다. 제안된 방법을 절대 클럭 동기를 요구하는 동기식 스트림 암호 통신 시스템에서 시험한 결과 기존의 연속 재동기 방법에 비하여 재동기 시간을 최대 20배까지 단축시켰는데 그것은 전송 데이터 량을 17.8% 감축하는 효과와 동일하다.

• 대한전자공학회논문지TE
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• 제39권3호
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• pp.1-7
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• 2002

본 논문에서는 다중 PFD(Phase Frequency Detector)와 적응 전하펌프 회로를 설계하여 지터 잡음 특성과 주파수 획득 과정을 향상시킨 새로운 PLL 클럭 발생기를 제안한다. 기존의 PLL은 넓은 데드존과 듀티 사이클 특성을 갖고 있기 때문에 지터잡음을 발생하고, 긴 지연시간 때문에 고속 동작에는 부적합하다. 본 논문에서는 이러한 문제를 해결하기 위하여, TSPC(True Single Phase Clocking) 회로를 이용하여 다중 구조를 갖는 PFD를 설계하였다. 데드존 특성, 듀티 사이클의 제한조건을 개선할 수 있도록 회로를 설계하였으며, 탁월한 지터잡음 성능을 향상시킬 수 있었다. 또한 적응 전하펌프 회로를 사용하여 PLL을 설계하였으며 루프필터의 전하펌프 전류를 증가시킴으로써 주파수 획득 특성을 개선 할 수 있었다. Hspice 시뮬레이션을 수행한 결과, 제안한 PLL은 데드존이 0.01ns 미만이고, 입력신호의 듀티 사이클에 무관하며, 50ns의 빠른 획득시간을 갖는 것을 확인할 수 있었다. 따라서 제안된 회로는 고성능 마이크로프로세서 및 디지털시스템에 적용될 수 있다.

• 한국통신학회논문지
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• 제27권9C호
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• pp.879-885
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• 2002

통신 시스템의 성능은 여러 가지 요구 조건을 고려하여 측정되어져야 한다. 이러한 목적으로 잡음 발생기는 주어진 특성을 갖는 잡음 신호를 생성하는데 사용되는 시스템이다. 본 논문에서는 최근에 제안된 DCT를 이용한 잡음 발생기에서 DCT를 제외한 회로의 면적을 약 44∼47% 정도 줄이는 구조를 제안한다. 또한, 제안된 구조는 내부의 빠른 클럭을 사용하지 않게 되어 74∼77% 정도의 전력소모를 감소시켰다.

• 한국통신학회논문지
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• 제21권12호
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• pp.3235-3245
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• 1996

이산스펙트럽(Spread Spectrum) 통신 시스템에 사용되는 DDFS(Direct Digital Frequency Synthesizer)는 짧은 천이시간과 광대역의 특성을 요구하고, 전력소모도 적어야 한다. 이를 위해서 본 연구의 DDFS는 파이프라인 구조의 위상 가산기와 4개의 sine ROM을 병렬로 구성하여, 단일 sine ROM으로 구성된 DDFS에 비해 처리 속도를 4배 개선하였다. 위상 가산기의 위상 잘림으로 나빠지는 스펙트럼 특성은 위상 가산기 구조와 같은 잡음 정형기를 사용하여 보상하였고, 잡음 정형기의 출력 중 상위 8-bit만을 sine ROM의 어드레스로 사용하였다. 각각의 sine ROM은 사인 파형의 대칭성을 이용하여, 0 ~ $\pi$/2 사인 파형의 위상, 진폭 정보를 저장함으로 0 ~ 2$\pi$ 사인 파형의 정보를 갖는 sine ROM에 비해 크기를 크게 줄였고, 어드레스의 상위 2-bit를 제어 비트로 사용하여 2$\pi$의 사인 파형을 조합했다. 입력 클럭을 1/2, 1/4로 분주하여, 1/4 주기의 낮은 클럭 주파수로 대부분의 시스템을 구동하여, 소비 전력을 감소시켰다. DDFS 칩은 $0.8{\mu}$ CMOS 표준 공정의 게이트 어레이 기술을 이용ㅇ하여 구현하였다. 측정 결과 107MHz의 구동 클럭에서 안정하게 동작하였고, 26.7MHz의 최대 출력 주파수를 발생시켰다. 스펙트럼 순수도(Spectral purity)는 -65dBc이며, tuning latency는 55 클럭이다. DDFS칩의 소비 전력은 40MHz의 클럭 입력과 5V 단일 전원을 사용하였을 때 276.5mW이다.

• 전자공학회논문지
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• 제51권6호
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• pp.63-70
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• 2014

본 논문에서는 낮은 분주비의 분주기를 갖는 위상고정루프에 주파수 체배기를 이용하여 잡음 특성을 개선한 위상고정루프 클럭 발생기를 제안하였다. 전압제어발진기에서 각 지연단의 지연 정도를 지연변화-전압 변환기를 이용하여 전압의 형태로 출력한다. 평균값 검출기를 이용하여 지연변화-전압 변환기 출력 전압의 평균값을 만들어 지연단의 위상 흔들림을 제어하는 전압으로 인가하여 지터를 줄일 수 있다. 제안된 클럭 발생기는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 시뮬레이션은 출력 신호의 peak-to-peak 지터값은 11.3 ps이었다.

• 한국통신학회논문지
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• 제27권10C호
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• pp.980-986
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• 2002

하나의 클럭원으로 동기 되는 고속의 데이터 통신 시스템에서, 데이터와 클럭 사이의 다른 라우팅 경로나, 부품들의 다른 전달지연시간 또는 외부 잡음에 의한 데이터나 클럭의 불안정한 위상과 같은 여러 이유들로 인해 데이터를 잃어버릴 수가 있다. 본 논문에서는 이렇게 잃어버린 데이터를 탐지하고 원래의 데이터로 복원하여 보상 출력하는 기능을 갖는 디지털 회로를 제안하고 구현을 기술한다. 특히, 이러한 보상회로는 광 분야등과 같이 고속의 데이터 전송을 위한 통신 시스템에서 강한 안정성을 가지며 BER개선에 상당히 크게 영향을 준다. 이 회로는 Verilog HDL로 구현이 되었으며 통신 및 데이터 전송관련 디지털 ASIC구현에 기본적으로 응용이 가능하다.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.9-14
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• 2013

본 논문은 DLL 기술을 사용하여서 낮은 위상잡음을 갖는 주파수 체배기를 설계 하였다. VCDL은 공통모드 잡음을 줄이기 위해서 차동구조를 이용하여 설계 되었다. 이번 설계는 65nm, 1.2V TSMC CMOS 공정을 이용 하였고, 동작 주파수 범위는 10MHz에서 24MHz로 측정되었다. TCXO를 기준 주파수로 사용하여 위상잡음을 측정하였을 때 38.4MHz의 출력에서 1MHz offset 기준으로 -125dBc/Hz가 측정되었다. 총 면적은 $0.032mm^2$을 사용하였고, 출력 버퍼를 포함하여 총 1.8mA의 전류를 칩에서 소비하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2011년도 추계학술대회
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• pp.113-116
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• 2011

고해상도 이미지 센서를 장착한 고가의 모바일 제품들이 확산되면서 중간값 필터에 기반을 둔 잡음 제거 필터의 필요성이 증가하고 있다. 이는 초박형 카메라에 내장된 이미지 센서의 물리적인 수광부 면적이 줄어듦에 따라 이미지 센서의 SNR이 떨어지기 때문이다. 게다가 영상의 해상도가 매우 높기 때문에 잡음제거 필터는 초고속으로 동작해야 한다. 따라서 잡음 제거 필터의 핵심 기능인 중간값 필터는 높은 동작주파수에서도 효과적으로 동작해야 한다. 초고속으로 동작하는 필터를 하드웨어로 구현하려면 입출력 간의 물리적 지연시간을 클럭의 주기 단위로 나누어서, 시분할하여 순차적으로 처리하는 파이프라인 구조를 가져야 한다. 파이프라인 단계는 많은 비용이 소모되는 레지스터로 구현되므로 파이프라인 단계를 줄이는 것이 바람직하다. 본 논문에서는 입력부터 출력까지의 물리적 지연시간이 데이터의 수에 비례하는 기존의 중간값 필터와 달리, 데이터 수의 로그값에 비례하는 중간값 필터의 구조를 제안한다. 제안한 중간값 필터는 서로 다른 값을 가지는 데이터 집합에서의 중간값은 자신보다 큰 원소의 수와, 작은 원소의 수가 같다는 사실을 이용하며, 버블 정렬 구조에 기반을 둔 중간값 필터에 비해서 같은 동작주파수에서의 게이트 수가 25.3% 줄어든다. 중간값 필터는 잡음제거나 위색제거 등에서도 널리 사용되고 있으므로, 제안한 구조의 중간값 필터는 초고속으로 동작하는 이미지 신호 처리기의 효과적인 구현에 적합하다.