• 한국통신학회논문지
• /
• 제28권4C호
• /
• pp.365-373
• /
• 2003

본 논문에서는 수정 유클리드 알고리즘을 기반으로 임의의 메시지 길이 k 뿐 아니라 임의의 블록 길이 n를 갖는 RS 부호를 복호할 수 잇는 적응형 RS 복호기를 설계한다. 설계된 복호기는 임의의 길이를 갖는 단축형 RS 부호의 복호 전에 영들을 추가하지 않아도 되므로 단축형 RS 부호에 특히 유리하다. 또한 이들 RS 부호의 오류정정 능력 t의 값을 매 부호어 블록마다 실시간으로 변화시킬수 있으므로 응답 채널이 유용한 경우 채널의 시변 잡음 레벨에 적응적으로 오류 정정 능력을 변화시킬 수 있다. 제시된 복호기 구조는 수정 유클리드 알고리즘에 기반한 4단계는 파이프라인 처리를 수행한다 : (1) 신드롬 계산 (2) MEA 블록 (3) 에러크기 계산 (4) 복호기 실패 검사. 각 단계는 가변 길이의 RS 복호에 적합한 구조를 갖도록 설계된다. 수정 유클리드 알고리즘(MEA) 블록의 새로운 구조를 제시하고, 에러의 크기 계산을 위한 다항식 평가를 위해 역순 출력을 갖는 다항식 평가 회로를 채용한다. MEA 블록은 연산 셀들의 멀티플렉싱 기법과 배속의 전용 클럭 기법(overclocking)을 적용하여 간단한 하드웨어로써 처리 속도를 유지하도록 하였다. 최대 오류정정 능력이 10인 GF($2^8$) 상의 적응형 RS 부호를 VHDL로 설계하고, FPGA에 성공적으로 합성하였다.

• 전기전자학회논문지
• /
• 제22권4호
• /
• pp.1025-1030
• /
• 2018

제안하는 4차 델타-시그마 변조기는 1개의 연산증폭기를 시분할 기법을 이용하여 4차 델타시그마 변조기를 구현한 구조를 이용하여 설계하였다. KT/C 잡음의 영향을 줄이기 위하여 첫 번째와 두 번째로 재사용하는 적분기의 적분 커패시터 사이즈를 크게 설계하였으며, 세 번째와 네 번째로 재사용하는 적분기의 적분 커패시터 사이즈는 작게 설계하였다. 다른 커패시터 용량을 한 개의 연산증폭기가 로드하기 때문에 안정도 문제를 해결하기 위하여 연산증폭기 단을 가변 하는 방법을 이용하였다. 전력을 절감하기 위하여, 1단으로 연산증폭기가 동작할 때 사용되고 있지 않는 2단을 구성하고 있는 CS증폭기와, 그 출력단에 붙어있는 연속모드 공통모드피드백회로 의 전류원을 차단하는 방법을 이용함으로써, 아이디어 적용전과 비교하였을 때, 15%의 전력 절감 효과를 얻었다. 제안한 변조기는 TSMC 0.18um CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 305.55uW의 전력을 소모하였다. 256kHz의 샘플링 주파수, OSR 128, 1.024MHz의 클럭주파수, 250Hz 의 입력 싸인 파형을 공급하였을 때, 최대 SNDR은 66.3dB, 유효비트수는 10.6bits, DR은 83dB로 측정되었다. Fom(Walden)은 98.4pJ/step, Fom(Schreier)는 142.8dB 로 측정되었다.