• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.253-255
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• 2017

본 논문에서는 IoT 디바이스의 인증암호를 위한 AES-GCM 암호코어를 설계하였다. AES-GCM 코어는 블록암호 AES와 GHASH 연산으로 기밀성과 무결성을 동시에 제공한다. 기밀성 제공을 위한 블록암호 AES는 운영모드 CTR과 비밀키 길이 128/256-bit를 지원한다. GHASH 연산과 AES 암호화(복호화)의 병렬 동작을 위해 소요 클록 사이클을 일치시켜 GCM 동작을 최적화 하였다. 본 논문에서는 AES-GCM 코어를 Verilog HDL로 모델링 하였고 ModelSim을 이용한 시뮬레이션 검증 결과 정상 동작함을 확인하였으며 Xilinx Virtex5 XC5VSX95T FPGA 디바이스 합성결과 4,567 슬라이스로 구현되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.962-964
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• 2014

신호처리 시스템에서 FFT는 많이 사용되고 있으며, 고속화를 위하여 많은 연구가 진행되어 왔다. FFT은 통신, 영상처리, 레이더 등 많은 영역에서 직접 또는 변형되어 많이 활용되고 있으나 실시간 처리 속도 한계와 가격의 문제로 FFT 길이가 제한되는 경우가 많다. 본 연구에서는 TI사의 고속 DSP인 8 core의 TMS320C6678에 OpenMP 병렬처리 기법으로 FFT를 구현한 결과를 제시한다. 속도 개선을 위한 다양한 병렬처리 방안에 대하여 단일 FFT의 길이별 성능과 다중 FFT를 처리하기 위한 방안을 제안하였다. 이러한 OpenMP기반의 FFT는 DSP간 hyperlink 연결로 다수의 DSP로 병렬처리로 성능 개선이 가능하며, 본 연구에서는 16 core로 확장하여 그 성능이 30% 내외 개선되는 것을 보였다. 본 연구 결과는 초 고속 신호처리가 요구되는 의료영상, 초고해상도 영상처리, 고정밀 레이더 등에 활용이 가능할 것이다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2014년도 제49차 동계학술대회논문집 22권1호
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• pp.383-384
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• 2014

본 논문에서 제시된 배전 선로용 자계 검출 센서는 비접촉형이며, 페라이트 코어로 구성되어 있다. 시편 코어의 권선수 및 길이의 변화에 따른 특성을 조사한 결과 탐색 코일의 권선수가 5,000턴이고 이격 거리가 6[cm] 이내에서 활선 여부를 검출할 수 있었으며, 전선과의 이격 거리에 대해서 자계의 세기가 제곱에 반비례로 감소하는 것을 확인할 수 있었다.

• 한국통신학회논문지
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• 제31권3A호
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• pp.368-376
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• 2006

본 논문은 OFDM 변복조 모뎀 설계에 핵심 IP로 사용될 수 있는 파라메터화된 FFT/IFFT 코어 생성기 FCore_GenSim(Parameterized FFT Core Generation & Simulation Program)에 대해 기술한다. Fcore_GenSim은 FFT 코어의 Verilog-HDL 모델을 생성하는 parameterized 코어 생성기(PFFT_CoreGen)와 생성된 코어의 연산 정밀도를 분석해주는 fixed-point 시뮬레이터(FXP_FFTSim)로 구성된다. PFFT_CoreGen은 FFT 길이(64점 ~2048점 범위)와 입력/출력/중간결과/격자계수의 word-length(8-b~24-b 범위, 2-b 단위)를 지정하면, 지정된 사양을 갖는 FFT 코어의 Verilog-HDL 모델을 생성하며, 총 43,659 종류의 코어를 생성할 수 있다. 또한, 사용자의 필요에 따라 CBFP(Convergent Block Floating Point) 스케일링의 적용 여부를 지정할 수 있다. 생성되는 코어의 내부 구조는 FFT 길이에 따라 radix-2, radix-2/4, radix-2/4/8 알고리듬의 혼합구조가 적용되도록 하였으며, 또한 CBFP 스케일링의 적용 여부에 따라서도 R2SDF 단일구조 또는 R2SDF/R2SDC 복합구조가 적용되도록 함으로써 생성되는 코어의 회로 복잡도와 성능이 최적화되도록 하였다.

• 정보와 통신
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• 제15권11호
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• pp.124-142
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• 1998

ETSI BRAN (Broadband Radio Access Network)는 고속 무선 LAN 또는 고정 광대역 무선액세스 네트워크에서의 무선 접촉 계층과 ATM 및 IP(Internet Protocol) 코어 네트워크와의 연동을 위한 일부 기능을 표준화하기 위한 과제이다. 특히, BRAN의 HIPERLAN type-2(HIPERLAN/2)의 경우에는 과제의 범위는 무선 접속면, 무선 부시스템에서의 서비스 인터페이스, 서비스 구현에서 요구되는 연동 및 각종 지원 기능을 표준화하며, 무선 접속면의 경우에는 다수 벤더간의 상호 호환성을 제공할 수 있는 인터페이스를 구현하는 것이다. HIPERLAN/2의 기술 규격은 코어 네트워크와 독립적인 물리계층 및 데이터 링크 제어 (DATA Link Control: DLC) 계층과 서로 상이한 코어 네트워크와의 연동을 위한 네트워크 수렴 부계층을 다루게 될 것이며, 초기 단계에서는 ATM과 IP 코어 네트워크와의 연동 기능을 제시하게 될 것이다. 따라서 HIPERLAN/2기반의 시스템 규격을 제시하기 위해서는 네트워크 계층 및 기타 상위 계층에 대한 규격이 요규되며, 이는 ATM Forum에서의 무선 ATM 신호 방식 규격, IETF(Internet Engineering Task Force)의 IP규격, 그리고 ETSI의 SMG (Special Mobile Group) 프로젝트에서 표준화되고 있는 UMTS (Universal Mobile Telecommunication Service) 규격 등과 접목될 것이다. 결과적으로 무선 ATM 관점에서는 완전한 시스템 규격 작성은 ETSI BRAN과 ATM Forum에서 무선 접속 규격과 이동성 관리 및 신호 방식으로 각각 이원화되어 진행되고 있다. 현재 물리 계층에서의 전송 방식은 OFDM(Orthogonal Frequency Division Multiplexing)으로 확정되었으며, DLC 계층에서는 고정 길이의 TDD (Time Division Duplexing) TDMA 프레임 구조를 기반으로 AP (Access Point)에 의해 동적으로 상향 링크 자원을 예약 할당하는 매체 접근 제어 (Medium Access Control: MAC) 프로토콜이 고려되고 있다. 이와 같은 DLC 계층에서는 기본적으로 짧은 길이의 패킷을 통해 다양한 대역폭의 멀티미디어 트래픽을 효율적으로 수용하면서 ATM 네트워크뿐만 아니라 향후 IP 네트워크에서 요구하는 각 서비스별 QoS (Quality of Service)를 개별적으로 보장할 수 있는 기능을 구현하고자 한다. 향후 이 부문에 대한 표준화가 본격적으로 진행될 것으로 예상되며 HIPERLAN/2의 경우에는 1999년 중반까지 1차 기능 규격을 완료할 예정이며, BRAN 전반에 대한 완전한 규격을 2002년까지 완성하는 것을 목표로 하고 있다.

• 한국정보통신학회논문지
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• 제16권5호
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• pp.1015-1022
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• 2012

본 논문에서는 MD5 및 HAS-160 해쉬 알고리즘을 통합한 하드웨어 설계에 대해 다룬다. MD5와 HAS-160 해쉬 알고리즘은 임의의 길이를 갖는 메시지를 512비트의 메시지 블록 단위로 처리하여 고정된 길이의 해쉬 코드를 출력한다. MD5의 해쉬 코드는 128비트이며, HAS-160 해쉬 코드는 160비트이다. 설계된 통합 해쉬 코어는 HAS-160코어와 비교하여 32%의 슬라이스를 추가적으로 사용하지만, 고정된 메시지 버퍼 공간만을 사용한다. 단계당 1클럭에 수행되는 통합 해쉬 코어는 92MHz에서 동작하며, MD5 모드에서는 724Mbps로 HAS-160 모드에서는 581Mbps의 속도로 메시지를 다이제스트(Digest)하는 성능을 갖는다. 본 논문의 통합 해쉬 코어는 전자상거래, 데이터 무결성, 디지털 서명 등의 분야에서 응용이 가능할 것으로 사료된다.

• 한국정보통신학회논문지
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• 제20권11호
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• pp.2093-2099
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• 2016

PRESENT, ARIA, AES의 3가지 블록 암호 알고리듬을 지원하는 다중 암호 프로세서 설계에 대해 기술한다. 설계된 암호 칩은 PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES) 그리고 AES-16b 코어로 구성된다. 64-비트 블록암호 PRESENT를 구현하는 PRmo 코어는 80-비트, 128-비트 키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128-비트, 256-비트 키 길이를 지원하는 AR_AS 코어는 128-비트 블록암호 ARIA와 AES를 자원공유 기법을 적용하여 단일 데이터 패스로 통합 구현되었다. 128-비트 키 길이를 지원하는 AES-16b 코어는 저면적 구현을 위해 16-비트의 데이터패스로 설계되었다. 각 암호 코어는 on-the-fly 키 스케줄러를 포함하고 있으며, 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. FPGA 검증을 통해 설계된 다중 블록 암호 프로세서의 정상 동작을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 54,500 GEs (gate equivalents)로 구현이 되었으며, 55 MHz의 클록 주파수로 동작 가능하다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 C
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• pp.2380-2382
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• 2005

UV-LIGA 공정을 이용하여 3차원 마이크로 인덕터 제작 기술에 관하여 연구하였다. 마이크로 인덕터의 코일, 비아(via), 코어(core)의 Multi-layer 제작을 위해 UV-LIGA 공정을 이용하였으며, 전해도금(electro plating)을 위한 씨올기(seed layer)로서는 e-beam evaporator를 이용하여 금속을 증착하였다. 3차원 마이크로 인덕터의 도금 방법으로는 전해도금을 사용하였으며, 코일과 비아 부분은 구리(Cu) 전해도금, 코어 부분은 니켈(Ni)과 철(Fe)의 합금인 퍼멀로이(Ni/Fe) 전해도금을 하였다. 3차원 마이크로 인덕터의 샘플크기로는 코어의 폭은 $300{\mu}m$, 전체 길이는 9.2mm, 두께는 $20{\mu}m$의 구조로 제작되었으며, 코일 부분은 폭이 $40{\mu}m$, 두께는 $30{\mu}m$이며, 코일턴 수는 70회의 구조로 제작하였다.

• 한국추진공학회:학술대회논문집
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• 한국추진공학회 2002년도 제18회 학술발표대회 논문초록집
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• pp.44-45
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• 2002

일반적으로 노즐이나 오리피스로부터 방출되는 초음속 단일 자유제트 유동의 경우, 제트내부에서 발생하는 충격파 시스템이나, 제트경계의 형상 그리고 제트코어의 길이 및 초음속 영역의 길이 등은 종래의 연구로부터 비교적 잘 알려져 있다. 이들 연구에 의하면, 제트의 압력비가 어느 정도 증가하게 되면, 노즐 하류에서 제트내부에는 마하 디스크가 발생하게 되며, 제트유동은 압축과 팽창을 반복하는 구조로 된다. 또 노즐 출구로부터 마하 디스크까지의 거리와 마하 디스크의 직경 등은 노즐의 압력비의 함수로 주어진다고 알려져 있다.

• 한국재난정보학회 논문집
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• 제13권3호
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• pp.366-375
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• 2017

콘크리트의 압축강도에 영향을 미치는 요인에는 공시체의 치수, 형상, 길이비(h/d), 단면 처리방법 및 공시체의 건습 등을 들 수 있다. 콘크리트 구조물의 코어 채취 시, 배근 간격에 의한 철근 절단, 벽두께, 구조물에 미치는 악영향 등을 고려할 때, 공시체 치수나 길이비를 2/1로 맞추기가 어려우므로 품질 관리 시 공시체 치수 및 길이비에 대한 강도의 보정이 필요하다. KS의 경우, 콘크리트에서 절취한 코어 나 보의 강도 시험 방법에서 길이비에 대한 보정 계수를 정하고 있으나, 최근 콘크리트의 고강도화가 진행됨에 따라 이를 일괄적으로 적용하기에는 다소 무리가 있다는 연구가 보고되고 있다. 본 연구에서는 압축강도 40~60MPa 범위의 콘크리트를 대상으로 공시체 크기와 길이비의 영향(이하 길이효과)과 길이비를 2/1로 유지하면서 치수의 변화에 따른 강도추이를 검토하기 위해 공시체 직경을 ${\emptyset}5{\sim}15cm$, 길이비를 2.0~1.25로 변화시킨 경우의 압축강도 시험 값을 KS F 2422에 의한 보정 계수와 비교하고, 고강도 콘크리트에의 적용 가능성을 확인하는데 그 목적이 있다.