• 공업화학
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• 제20권4호
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• pp.396-401
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• 2009

전기이중층 캐패시터의 성능향상을 위한 전극물질로서 resorcinol-formaldehyde수지를 탄소원으로 사용하여 meso-pore 비율 52~64%의 기공특성을 지니며 직경 $2{\sim}10{\mu}m$의 미세구형 활성탄을 제조하였다. 이 활성탄을 전기이중층에 적용한 결과, meso-pore구조의 미세구형활성탄은 전하전달저항의 저감 및 충방전율 수용능력 향상에 효과적인 영향을 나타내어 전기이중층 캐패시터의 성능향상을 위한 효과적인 전극물질이 될 수 있음을 확인할 수 있었다.

• 조명전기설비학회논문지
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• 제16권1호
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• pp.92-99
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• 2002

배전변전소에서 과도현상은 주로 스위칭으로 인해 발생한다. 본 논문에서는 스위칭 서지 현상을 분석하고, 과도현상을 저감시키는 방법을 상용화된 EDSA의 EMTAP 프로그램을 이용하였다. 과도현상으로 인한 전압의 크기를 제한하는 방법으로 부하측의 역률개선용 캐패시터 뱅크를 노조파 필터로 변환시켰다. 캐패시터 뱅크에 직렬로 연결된 인덕턴스는 부하측에 적절한 수준의 전압으로 낮출 수가 있었다. 또한 EDSA의 고조파 분석 프로그램으로 시뮬레이션한 결과는 고조파 저감 효과도 검증할 수 있었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2011년도 전력전자학술대회
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• pp.159-161
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• 2011

본 논문에서는 높은 승압비를 갖는 전압 클램프 탭인덕터 부스트 컨버터를 제안한다. 기존의 탭인덕터 부스트 컨버터 방식은 높은 승압비를 얻기 위해 사용되었던 탭인덕터로 인하여 일반적인 부스트 컨버터에 비해 주스위치와 다이오드의 전압스트레스가 크다는 단점이 있다. 또한, 누설 인덕터 성분과 기생 캐패시터로 인해 발생하는 공진 전압을 없애기 위해 손실스너버를 사용함으로 전력변환효율이 떨어지는 단점을 갖는다. 반면, 제안된 방식은 손실 스너버 없이 전압 클램핑 캐패시터를 사용하고 있다. 이 캐패시터는 기존의 탭인덕터 부스트컨버터의 주스위치 및 다이오드의 전압 스트레스를 줄이는 기능을 제공하게 된다. 본 논문에서는 제안된 부스트 컨버터의 동작원리를 이론적으로 해석하고, 모의실험을 통해 제안된 회로의 타당성을 검증하였다.

• 한국산학기술학회논문지
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• 제9권4호
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• pp.918-923
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• 2008

본 논문에서는 전극들이 동일한 평면상에 놓이고, Gap에 의하여 유전간격을 형성한 새로운 구조의 임베디드 캐패시터(EC)를 제안하였다. 제안된 EC의 이름을 Gap type EC라고 하고, 유한요소법으로 그 특성을 평가하였다. Cap type EC의 공진주파수는 기존의 EC에 비하여 고주파 대역으로 이동되었다. 또한 공진주파수는 전극의 크기와 두께에 따라 변화되었다. Gap type EC는 Gap size가 $50{\mu}m$일 때 $55pF/cm^2$의 정전용량을 나타내었다. 이 값은 기존의 EC가 나타내는 $25pF/cm^2$에 비하여 높은 값이다. 따라서 본 논문에서 제안한 Gap type EC는 고주파 디커플링 용도로 충분히 사용될 수 있을 것이다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.8-8
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• 2010

외부전하를 감지할 수 있는 EEPROM 구조를 기반으로 한 센서를 제안하였다. 부유게이트로부터 확장된 큰 면적의 접촉부위 (CCM)는 외부전하를 고정화하도록 설계되었으며, $0.13{\mu}m$ 단일-다결정 CMOS 공정에 적합한 적층의 금속-절연체-금속 (MIM) 제어케이트구조로 구성되었다. N-채널 EEPROM의 CCW 캐패시터 영역에 양의 전압이 인가되면 제어 게이트의 문턱전압이 음의 방향으로 변화하여 드레인 전류는 증가하는 특성을 보였다. 또한 이미 충전된 외부 캐패시터가 CCW의 부유게이트의 금속영역에 직접 연결되면, 외부 캐패시터로부터 유입된 양의 전하는 n-채널 EEPROM의 드레인 전류를 증가시키지만 반면에 음의 전하는 이를 감소시켰다. 외부 전압과 전하에 의해 PMOS의 특성은 NMOS에 비교하여 반대로 나타남이 확인되었다. EEPROM 인버터의 CCW 영역에 외부전하를 연결하면 인버터의 입-출력 특성이 기준 시료에 비해 외부전하의 극성에 따라 변화하였다. 그러므로, EEPROM 인버터는 외부전하를 감지하여 부유게이트에 고정된 전하의 밀도 크기에 따라 출력을 전압으로 표현할 수 있음을 확인하였다.

• 한국항행학회논문지
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• 제16권5호
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• pp.781-786
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• 2012

본 논문에서는 캐패시터가 주기적으로 병렬 연결된 전송선로를 이용한 높은 분배 비율을 갖는 비대칭 분배기의 설계와 성능을 제안하였다. 높은 분배 비율을 갖는 분배기에서 요구되는 높은 임피던스 값은 마이크로스트립 선로로 구현 가능한 값으로 제한하였고, 낮은 임피던스 값은 캐패시터가 주기적으로 병렬 연결된 전송선로를 이용하여 설계하였다. 이러한 설계 방법은 선로 임피던스 값이 $10{\Omega}$ 이하의 전송선로를 마이크로 스트립으로 구현 가능하게 하였다. 이러한 설계 방법을 증명하기 위해서 중심주파수 1 GHz이고, 분배 비율이 10:1인 비대칭 분배기를 구현하였으며, 그 결과는 시뮬레이션과 1dB 이내에서 일치함을 보였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.446-446
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• 2012

최근 반도체 칩의 트랜지스터 집적화 기술이 발달됨에 따라 dynamic random access memory(DRAM)의 memory cell 영역을 작게 만들어야 하는 문제가 제기되고 있다. 이러한 문제점을 해결하기 위해서 대체 기술이 끊임없이 연구되고 있는 가운데 하나의 트랜지스터와 하나의 캐패시터로 구성된 기존의 DRAM에서 캐패시터가 없이 하나의 트랜지스터만으로 이루어진 1T-DRAM 소자의 연구가 활발히 진행되고 있다. 이는 기존 DRAM의 구조에 비해 캐패시터가 필요하지 않아 복잡한 공정이 줄어들어 소자 제작이 용이하며, 더 높은 집적도를 구현할 수 있는 장점이 있다. 일반적인 planar 타입의 1T-DRAM의 경우 소스 및 드레인과 기판과의 접합면에서 누설 전류가 큰 특징을 가지며 소자의 집적화에 따른 단 채널 효과가 발생하게 되는데, 본 연구에서는 이러한 문제점을 해결하기 위해서 유효 채널 길이를 늘려 단 채널 효과에 의한 영향을 감소시키고, 소스 및 드레인과 기판과의 접합면을 줄여 누설 전류를 줄일 수 있는 recessed 채널 타입의 1T-DRAM을 제작하였다. 1T-DRAM의 메모리 구동방법에는 여러 가지가 있는데 본 연구에서는 impact ionization (II)을 이용한 방법과 gate induced drain leakage (GIDL)을 이용한 방법을 사용하여 1T-DRAM의 채널구조에 따라 어떠한 구동방법이 더 적합한지 평가하였고, 그 결과 recessed 채널 1T-DRAM의 동작은 II 에 의한 측정 방법이 더 적합한 것으로 보여졌다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.130-130
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• 2011

최근 반도체 메모리 산업의 발전과 동시에 발생되는 문제들을 극복하기 위한 새로운 기술들이 요구되고 있다. DRAM (dynamic random access memory) 의 경우, 소자의 크기가 수십 나노미터 영역으로 줄어들면서, 단채널 효과에 의한 누설전류와 소비전력의 증가 등이 문제가 되고 있다. 하나의 캐패시터와 하나의 트랜지스터로 구성된 기존의 DRAM은, 소자의 집적화가 진행 되어 가면서 정보저장 능력이 감소하는 것을 개선하기 위해, 복잡한 구조의 캐패시터 영역을 요구한다. 이에 반해 하나의 트랜지스터로 구성되어 있는 1T-DRAM의 경우, 캐패시터 영역이 없는 구조적인 이점과, SOI (silicon-on-insulator) 구조의 기판을 사용함으로써 뛰어난 전기적 절연 특성과 기생 정전용량의 감소, 그리고 기존 CMOS (complementary metal oxide semiconductor) 공정과의 호환성이 장점이다. 또한 새로운 물질 혹은 구조를 적용하여, 개선된 전기적 특성을 통해 1T-DRAM의 메모리 특성을 향상 시킬 수 있다. 본 연구에서는, SOI와 SGOI (silicon-germanium-on-insulator) 및 sSOI (strained-si-on-insulator) 기판을 사용한 MOSFET을 통해, strain 효과에 의한 전기적 특성 및 메모리 특성을 평가 하였다. 그 결과 strained-Si층과 relaxed-SiGe층간의 tensile strain에 의한 캐리어 이동도의 증가를 통해, 개선된 전기적 특성 및 메모리 특성을 확인하였다. 또한 채널층의 결함이 적은 sSOI 기판을 사용한 1T-DRAM에서 가장 뛰어난 특성을 보였다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2002년도 춘계 기술심포지움 논문집
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• pp.142-147
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• 2002

폴리머/세라믹 복합체는 내장형 캐패시터(embedded capacitor)의 유전 재료로 많은 관심을 불러 일으키고 있다. 본 연구는 BaTiO$_3$분말의 크기와 함량이 에폭시/BaTiO$_3$복합체 캐패시터의 유전 상수와 누설전류에 미치는 영향에 대해 살펴보고 이에 대해 고찰하고자 하였다. BaTiO$_3$분말이 67vo1% 함유된 Epoxy/BaTiO$_3$composite 필름의 유전상수는 전반적으로 사용한 BaTiO$_3$분말의 크기가 커짐에 따라 증가하였다. 이것은 입자의 크기가 증가함에 따른 입자의 유전상수의 증가 때문이며 XRD 분석을 통해 입자의 크기가 증가함에 따라 tetragonality가 증가함을 확인하였다. 복합체 필름의 누설전류도 또한 사용한 입자의 크기가 커짐에 따라 증가하였으며 이는 분말의 크기가 증가함에 따라 단위길이 당 입자의 수가 감소하는 것으로, 단위 길이 당 입자의 수가 감소하여 전류의 흐름을 방해하는 입자/폴리머/입자 계면의 수가 감소하기 때문이다. 분말의 함량에 따른 유전상수는 unimodal과 bimodal의 경우 각각 73vo1%와 80vo1%에서 최대 값을 나타냈으며 그 이상에서는 감소하는 것이 관찰되었는데 이는 과량의 분말이 조밀 충전을 깨고 필름의 밀도를 낮추기 때문이었다. 누설전류의 경우 unimodal과 bimodal 각각에 대해 73vo1%와 80vo1%에서 급격한 증가를 관찰 할 수 있었으며 이는 percolation 현상의 발생에 의해 입자와 입자간에 접촉이 이루어져 BaTiO$_3$분말을 따라 전류가 잘 흐를 수 있는 conduction path가 형성 되기 때문이다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.50-50
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• 2007

최근 DRAM 소자 내에서 Ruthenium (Ru) 은 높은 화학적 안정성, 누설전류에 대한 높은 저항성, 고유전체와의 높은 안정성등과 같은 특성으로 인해 금속층-유전막(insulator)-금속층 캐패시터에 대한 하부전극으로 각광받고 있다. 일반적으로 Ru은 화학적으로 매우 안정하여 습식 식각으로 제거하기 어려우며, 이로인해 건식 식각을 이용하여 Ru을 제거하는 것이 널리 통용되고 있다. 하지만 칵 캐패시터의 분리를 위해 Ru을 건식 식각할 경우, 유독한 $Ru0_4$ 가스가 발생할 수 있으며 Ru 하부전극의 탈균일한 표면과 몰드 산화막의 손실을 유발할 수 있다. 이로인해 각 캐패시터간의 분리와 평탄화를 위해 CMP 공정이 도입되게 되었다. 이러한 CMP 공정에 공급되는 슬러리에는 부식액, pH 적정제, 연마입자등이 첨가되는데 이때 연마입자가 응집하여 슬러리의 분산 안정성 저하에 영향을 줄 수 있다. 그리하여 본 연구에서는 Ru CMP Slurry에서의 surfactant와 같은 첨가제에 따른 zeta potential, particle size, sedimentation의 분석을 통해 slurry 안정성에 대란 영향을 살펴보았다. 또한 선택된 surfactant가 첨가된 Ru CMP Slurry를 제조하여 Ru의 removal rate와 TEOS에 대한 selectivity를 측정해 보았다.