• 한국전자파학회논문지
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• 제19권3호
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• pp.366-375
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• 2008

일반적으로 고속의 디지털부와 아날로그부의 귀환 전류 평면(Return Current Plane: RCP)은 분할된다. 이것은 PCBs(Printed Circuit Boards)에서 각 서브 시스템 사이의 노이즈가 서로 간섭을 일으키지 않도록 하기 위해 이루어지지만, 각 서브 시스템 사이에 연결된 신호선이 존재하는 경우, 이러한 분할은 원치 않는 효과를 발생시킨다. RCP의 분할은 회로적인 측면에서 신호 무결성(Signal Integrity)에 악영향을 미치고, EMI(Electromagnetic Interference) 측면에서 전자파의 복사 방출을 증가시키는 주된 요인이 된다. 이러한 신호 무결성을 유지하기 위한 방법으로 component bridge(저항 브릿지, 커패시터 브릿지, 페라이트 브릿지 등: CB)가 사용되고 있지만 아직 정확한 CB의 사용 지침이 부족한 실정이다. 본 논문에서는 신호 무결성 측면에서 다중-CB 사용 방법에 대한 설계 원리를 측정과 시뮬레이션을 통해 분석하고 노이즈 저감 방법에 대한 설계 방법을 제시하고자 한다. 일반적으로 CB, 사이의 간격은 ${\lambda}/20$로 페라이트 비드(ferrite bead)를 사용하도록 권장하고 있다. 본 논문은 CB의 다중 연결시 페라이트 비드와 칩 저항에 대한 설계 방법을 측정과 시뮬레이션을 통하여 증명하였고, 다중 연결된 칩 저항$(0{\Omega})$이 신호 무결성 측면에서 더욱 더 효과적인 설계 방법임을 증명하였다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.7-12
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• 2007

고휘도 LED(Light-Emitting Diode)를 구현하기 위한 칩 설계의 최적화에 이용할 수 있는 SPICE 기반의 LED 3차원 회로 모델을 개발하였다. 본 모델은 LED를 일정한 면적의 픽셀로 구획하고, 각각의 픽셀은 n-전극, n-형 반도체, p-형 반도체, 및 p-전극 등의 일반적인 LED 레이어 구조를 반영하는 회로망으로 나타낸다. 개별의 박막 층과 접촉 저항은 저항 네트웍으로, pn-접합부는 일반적인 pn-접합 다이오드로 각각 모델링 한다. 별도의 테스트 패턴을 이용하여 독립적으로 추출한 파라미터를 이용한 시뮬레이션 결과는 실험 결과와 정확하게 일치함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.571-574
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• 2008

본 논문에서는 개선된 회로를 적용한 $256{\times}256$ 픽셀 저항형 지문센서를 제안하고 있다. 단위 픽셀 수준의 센싱 회로는 가변적인 전류를 전압으로 변환하여 이진 디지털 신호로 만든다. 정전기에 효과적으로 대처할 수 있는 인접 픽셀 간 전기적 차폐 레이아웃 구조를 제안하고 있다. 전체회로는 단위 센서 회로를 확장하여 ASIC 설계방식을 통하여 설계한 뒤 로직 및 회로에 대하여 모의실험을 하였다. 전체회로는 $0.35{\mu}m$ 표준 CMOS 공정규칙을 적용하여 센서블록은 전주문 방식을 적용하고 전체 칩은 자동배선 틀을 이용하여 반주문 방식으로 레이아웃을 실시하였다.

• 한국통신학회논문지
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• 제18권2호
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• pp.184-191
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• 1993

최근 MOS 공정기술로 집적화된 연속시간 필터 연구가 주목을 받고 있다. 본 논문에서는 차단주파수 3,400Hz를 갖는 연속시간 5차 타원 저역통과 MOSFET-C 필터를 실현하기 위하여, 먼저 각 블록을 동조할 수 있는 종속연결법으로 능동 RC 필터를 설계하였다. 그리고 능동 RC 회로의 저항들을 triode 영역에서 작동하는 NMOS depletion mode 트랜지스터 선형저항으로 실현하였다. 이러한 연속시간 MOSFET-C 필터는 스윗치드 커패시터 필터에 비하여 구조가 간단하여 칩의 면적을 줄일 수 있다. 설계된 MOSFET-C 필터 특성을 PSPICE 프로그램으로 시뮬레이션 하였다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.54-59
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• 2008

본 논문에서는 광범위 출력전압을 위한 고정밀 BiCMOS cascode 전류미러를 제안하였다. 제안한 전류미러는 베이스 전류에러를 보상하는 BJT 전류미러를 기본으로 하고 있다. NMOS-NMOS cascode 구조 대신에 npn-NMOS cascode 구조를 사용하여, 출력저항과 출력전압 범위를 증가시켰다. npn 전류 복사 트랜지스터는 입력전류를 출력전류로 복사하고, NMOS 트랜지스터는 출력저항을 증가시켜 정밀한 전류 복사를 가능케 한다. 제안한 전류미러는 광범위 출력전압에서 정밀하게 전류를 복사한다. 5V/16V 0.5um BCD 공정을 이용하여 제작한 칩을 측정하여 검증하였고, $0.3V{\sim}16V$의 출력전압 범위에서 전류 에러는 $-2.5%{\sim}1.0%$이다.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.67-74
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• 2004

이 논문에서는 Interpolation 구조를 이용한 3.3V 8-bit 500MSPS CMOS A/D 변환기를 설계하였다. 고속 동작의 문제를 해결하기 위해서 새로운 프리앰프, 기준 전압 흔들림을 보정하기 위한 회로, 평균화 저항을 제안하였다. 제안된 Interpolation A/D 변환기는 Track ＆ Hold, 256개의 기준전압이 있는 4단 저항열, 128개의 비교기 그리고 디지털 블록으로 구성되어 있다. 제안된 A/D 변환기는 0.35um 2-poly 4-metal N-well CMOS 공정이다. 이 A/D 변환기는 3.3V에서 440mW를 소비하며, 유효 칩 면적은 2250um x 3080um을 갖는다.

• 한국정보통신학회논문지
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• 제13권3호
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• pp.531-536
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• 2009

본 논문에서는 개선된 회로를 적용한 $256{\times}256$ 픽셀 저항형 지문센서를 제안하고 있다. 단위 픽셀 수준의 센싱회로는 가변적인 전류를 전압으로 변환하여 이진 디지털 신호로 만든다. 정전기에 효과적으로 대처할 수 있는 인접 픽셀 간 전기적 차폐 레이아웃 구조를 제안하고 있다. 전체회로는 단위 센서 회로를 확장하여 ASIC 설계방식을 통하여 설계한 뒤 로직 및 회로에 대하여 모의실험을 하였다. 전체회로는 $0.35{\mu}m$ 표준 CMOS 공정규칙을 적용하여 센서블록은 전주문 방식을 적용하고 전체 칩은 자동배선 툴을 이용하여 반주문 방식으로 레이아웃을 실시하였다.

• 대한전자공학회논문지SD
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• 제40권9호
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• pp.673-684
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• 2003

디지털 신호에 의해 이득이 조절되는 CMOS VGA의 구조로는 degenerated 차동쌍 구조가 많이 사용되고 있다. 이 구조에서 가변 degeneration 저항을 구현하기 위해 기존해 사용되던 방법으로는 MOSFET 스위치와 함께 저항열 구조를 사용하는 방법과 R-2R ladder 구조를 사용하는 방법이 있다. 그러나 이 방법들을 이용하는 경우에는 degeneration 저항에서의 dc 전압 강하에 의해 저전압 동작이 어려우며, 높은 이득 설정시 대역폭이 크게 제한되기 때문에 고속의 VGA 구현이 어렵다. 따라서, 본 논문에서는 이러한 문제점들을 해결하기 위해 degeneration 저항에서의 dc 전압 강하를 제거한 새로운 가변 degeneration 저항을 제안하였다. 제안된 이득조절 방법을 사용하여, 저전압에서 동작하는 고속의 CMOS VGA를 설계하였다. 0.2㎛ CMOS 공정변수를 사용하여 HSPICE 모의실험을 한 결과, 설계된 VGA는 360MHz의 대역폭과 80dB의 이득조절 범위를 갖는다. 이득오차는 200MHz에서 0.4dB보다 작으며 300MHz에서는 1.4dB보다 작다. 설계된 회로는 2.5V의 전원전압에서 10.8mA의 전류를 소모하며, 칩 면적은 1190㎛×360㎛이다.

• 마이크로전자및패키징학회지
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• 제10권3호
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• pp.19-27
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• 2003

플립칩 전자패키지에서 칩과 기판(PCB)를 연결할 때, 통상적으로 칩쪽은 금속패드/UBM 처리를 기판 쪽은 표면처리를 한 후 솔더로 연결하는데, 이 때 사용되는 UBM이나 표면처리에 따라, 칩/솔더, PCB/솔더에 생성되는 금속간 화합물의 종류와 두께 및 솔더의 조성이 변하게 되어 궁극적으로 솔더 접합부의 기계적 신뢰성에 영향을 주게 된다. 본 연구에서는 Cu와 Au/Ni의 두가지 금속 패드가 무연솔더의 저주기 피로특성에 어떠한 영향을 미치는 지에 대해 고찰해 보았다. 저주기 피로 실험은 Cu나 Au/Ni이 표면처리 된 기판에 무연솔더 (Sn-3.5Ag, Sn-3.5Ag-1.5Cu, Sn-3.5Ag-XBi(X=2.5, 7.5), Sn-0.7Cu)를 리플로하여 총변위를 변화시키면서 상온에서 시행하였다. 기판의 표면처리에 관계없이 Sn-3.5Ag, Sn-3.5Ag-XCu(X-0.75, 1.5), Sn-0.7Cu 합금이 Sn-3.5Ag-7.5Bi 합금보다 피로저항성이 현격히 좋았으며, Au/Ni 표면처리한 솔더 접합부가 Cu 처리한 경우보다 피로저항성이 뛰어난 것으로 나타났다. 파괴 후 단면을 조사한 결과 계면에 형성된 금속간 화합물 내에 미세균열이 발견되었는데, Cu 표면처리를 사용한 경우 더 많은 미세균열이 생성된 것을 볼 수 있었다. Sn-3.5Ag, Sn-3.5Ag-Cu(X=0.75, 1.5), Sn-0.7Cu 합금의 경우 금속간 화합물 내에 생기는 미세 균열이 거시 균열로 성장하지 않고 파단은 항상 솔더 내부로 일어난 반면. Bi를 함유한 솔더의 경우, 기판의 표면처리에 상관없이 금속간 화합물/솔더 계면으로 균열이 생성 진전되어 다른 솔더합금에 비해 열악한 피로저항성을 나타내는 것으로 보인다. 이것은 Bi의 금속간화 합물/솔더 입계 편석이나 Bi 합금이 다른 합금에 비해 높은 경도값을 가지는 것에 인한 것으로 보여 진다.

• 마이크로전자및패키징학회지
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• 제14권2호
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• pp.41-47
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• 2007

현재 PCB기판내에 소재나 칩부품을 이용하여 커패시터나 저항을 구현하여 내장시키는 임베디드 패시브기술에 대한 연구가 많이 진행되어 지고 있다. 본 연구에서는 커패시터 용량이나 인덕터의 특성이 검증된 칩부품을 기판내 내장시켜 다이플렉서 기판을 제작하였다. $880\;MHz{\sim}960\;MHz(GSM)$영역과 $1.71\;GHz{\sim}1.88\;GHz(DCS)$영역을 나누는 회로를 구성하기 위해 1005크기의 6개 칩을 표면실장 공정과 함몰공정으로 형성시켜 Network Analyzer로 측정하여 비교하였다. chip표면실장으로 구현된 Diplexer는 GSM에서 최대 0.86 dB의 loss, DCS에서 최대 0.68 dB의 loss가 나타났다. 표면실장과 비교하였을 때 함몰공정의 Diplexer는 GSM 대역에서 약 5 dB의 추가 loss가 나타났으며 목표대역에서 0.6 GHz정도 내려갔다. 칩 전극과 기판의 도금 연결부위는 $260^{\circ}C$, 80분의 고온공정 및 $280^{\circ}C$, 10초의 솔더딥핑의 열충격 고온공정에서도 이상이 없었으며 특성의 변화도 거의 관찰되지 않았다.