• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.21-23
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• 1999

CPU에게 최상위 우선순위가 할당된 고정 우선순위 버스 프로토콜에서는 CPU와 DMA 컨트롤러의 버스 요구가 충돌할 경우 DMA 전송이 지연된다. 본 논문에서는 CPU와 다수의 DMA 컨트롤러가 시스템 버스를 공유하는 환경에서 DAM I/O 요구의 최악 응답시간을 분석하는 기법을 제안한다. 제안하는 최악 응답시간 분석 기법은 다음의 세단계로 구성되어 있다. 첫 번째 단계에서는 CPU 상에서 수행중인 각 CPU 태스크별로 최악 버스 요구 패턴을 구한다. 두 번째 단계에서는 이들 CPU 태스크의 최악 버스 요구 패턴을 모두 통합해 CPU 전체의 최악 버스 요구 패턴을 구한다. 최종 세 번째 단계에서는 CPU의 최악 버스 요구 패턴으로부터 DMA 컨트롤러의 버스 가용량을 구하고 DMA I/O 요구의 최악 응답시간을 산출한다. 모의 실험을 통해 제안하는 분석 기법일 일반적인 DMA전송량에 대해 20% 오차 범위 이내에서 안전한 응답시간을 산출함을 보였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2007.11a
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• pp.576-578
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• 2007

본 논문에서는 Ingo Molnar 의 realtime-preempt 패치가 적용된 리눅스를 활용한 실시간 시스템에서 다른 프로세스와 동시에 수행하지 않고도 다른 프로세스에 의한 실시간 프로세스의 최악 응답시간의 변화를 예측할 수 있도록 최악 응답 시간에 영향을 주는 커널 모드에서 선점 금지 시간을 프로세스 별로 분석을 하기 위한 도구를 커널 모듈로 구현하여 실시간 프로세스의 최악 응답 시간을 예측할 수 있음을 보였다.

• Journal of KIISE:Computer Systems and Theory
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• v.32 no.4
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• pp.148-159
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• 2005

We propose a technique for finding the worst case response time (WCRT) of a DMA request that is needed in the schedulability analysis of a whole real-time system. The technique consists of three steps. In the first step, we find the worst case bus usage pattern of each CPU task. Then in the second step, we combine the worst case bus usage pattern of CPU tasks to construct the worst case bus usage pattern of the CPU. This second step considers not only the bus requests made by CPU tasks individually but also those due to preemptions among the CPU tasks. finally, in the third step, we use the worst case bus usage pattern of the CPU to derive the WCRT of DMA requests assuming the fixed-priority bus arbitration protocol. Experimental results show that overestimation of the DMA response time by the proposed technique is within $20\%$ for most DMA request sizes and that the percentage overestimation decreases as the DMA request size increases.

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.5
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• pp.506-517
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• 2000

In distributed real-time system, a task activated by the completion of its preceding task can be modeled as a periodic task with activation jitter. An activation jitter of a task is defined asthe difference between the worst case and the best case response time of its preceding task. Becausethe existing approaches assume that the best case response time is much smaller than the actual one,the activation jitter and the worst case response time of lower priority tasks are overestimated. Thispaper proposes a new analysis technique to calculate the best case response time more precisely andto reduce the activation jitter bounds. The proposed technique obtains the best case response time byconsidering the relative phase between tasks. The precise analysis of the activation jitters can reducethe worst case response time of other tasks and increase the schedulability. The simulation resultsshow that the proposed analysis technique improves the accuracy of the best case and the worst caseresponse time up to 40% and 6%, respectively.

• Journal of the Korea Society of Computer and Information
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• v.11 no.6 s.44
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• pp.113-123
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• 2006

Flash memory has been increasingly used in handhold devices not only for data storage, but also for code storage. Because NAND flash memory only provides sequential access feature, a traditionally accepted solution to execute the program from NAND flash memory is shadowing. But, shadowing has significant drawbacks increasing a booting time of the system and consuming severe DRAM space. Demand paging has obtained significant attention for program execution from NAND flash memory. But. one of the issues is that there has been no effort to bound demand paging cost in flash memory and to analyze the worst case performance of demand paging. For the worst case timing analysis of programs running from NAND flash memory. the worst case demand paging costs should be estimated. In this paper, we propose two different WCRT analysis methods considering demand paging costs, DP-Pessimistic and DP-Accurate, depending on the accuracy and the complexity of analysis. Also, we compare the accuracy butween DP-Pessimistic and DP-Accurate by using the simulation.

• Journal of KIISE:Computer Systems and Theory
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• v.28 no.1_2
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• pp.11-19
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• 2001

근래에 들어, 백플레인 버스를 기반으로 하는 멀티프로세서 시스템의 프로세서간 통신에도 TCP/IP와 같은 표준 네트워크 프로토콜을 이용하여 표준 MAC 계층을 구현하는 것이 일반적이다. 본 논문은 이러한 MAC 에뮬레이션 기반 버스 네트워크상에서 내장형 실시간 은용을 지원하기 위한 최악 응답 시간 분석법을 제시한다. 본 논문의 분석법은 구체적으로 MAC 에뮬레이션 방법의 하나인 ANSI BusNet 프로토콜을 대상으로 진행된다. 각 실시간 태스크를 주기, CPU 시간, 종료시한, 메시지 패킷 개수로 모델링하고 스케쥴 가능성, 즉 주어진 종료 시한 내에 작업을 완료할 수 있는지의 여부를 검사하는 수식을 유도한다. 이를 위해 물리적인 버스 특성을 고려한 버스 전송 모델을 제시하고, 버스 중재 방식과 버스 하드웨어의 캐슁 지원 여부에 따른 스케쥴 가능성을 분석한다. 또한 본 논문에서는 실험을 통해 블록 전송이 실시간 통신 성능에 미치는 영향을 살펴본다. 비록 본 논문의 분석법이 BusNet에 기반하여 개발되었지만, BusNet이 대부분의 백플레인 하드웨어가 지원하는 기본적인 기능만을 가정하고 있으므로, 본 논문의 분석법은 다른 종류의 백플레인 네트워크 프로토콜에도 쉽게 적용될 수 있다.

• Proceedings of the Korea Information Processing Society Conference
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• 2008.11a
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• pp.924-927
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• 2008

실시간 시스템 개발에 있어서 태스크들의 응답시간을 예측하는 것은 가장 중요한 문제로 인식 되고 있다. 그러나 manycore 환경에서는 응답시간을 예측하는 것이 몹시 어려워 만족할 만한 결과를 이끌어내지 못하고 있다. 과거에 스케줄링과 동기화 정책을 고려하여 최악 응답시간을 예측하는 방법이 제시되기도 했지만, 상당히 제한적인 태스크 모델을 가정하여 실제로 적용하기에는 어려울 뿐만 아니라 예측한 결과도 시스템의 정확한 응답시간과 상당한 괴리가 있다. 반면, 시뮬레이션 기법은 시스템의 스케줄링 상태를 시뮬레이션해 봄으로써, 상대적으로 정확한 응답시간을 예측하는 것을 가능하게 한다. 따라서 본 논문에서는 범용적이면서도 매우 효과적인 manycore를 위한 시뮬레이션 기법을 제안한다. 제안하는 기법의 우수성은 시스템 모델의 변화에 따라 소요되는 시뮬레이션 시간을 측정하는 실험을 통해서 확인한다.

• Transactions of the Korean Society of Automotive Engineers
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• v.13 no.1
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• pp.194-203
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• 2005

The process of guaranteeing that a distributed real-time control system will meet its timing constraints, is referred to as schedulability analysis. However, schedulability analysis algorithm cannot be simply used to analyze the system because of complex calculations of algorithm. It is difficult for control engineer to understand the algorithm because it was developed in a software engineer's position. In this paper we introduce a Response-time Analysis Tool(RAT) which provides easy way far system designer to analyze the system by encapsulating calculation complexity. Based on the RAT, control engineer can verify whether all real-time tasks and messages in a system will be completed by their deadline in the system design phase.

• Proceedings of the Korea Information Processing Society Conference
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• 2006.05a
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• pp.199-202
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• 2006

실시간 시스템에서는 정해진 시간 안에 작업을 수행해야 하는 것이 가장 중요하다. 때문에 실시간 시스템에서의 응답시간 위반은 물질 또는 인명 피해와 직결된다. 이에 응답시간을 보장하기 위해 실시간 시스템을 분석하는 기법들에 대한 많은 연구가 진행되었다. 그러나 기존의 분석 방법들은 최악실행시간을 도출하기위해 실시간 프로그램의 흐름을 분석하거나 분석을 위한 제약을 생성할 때 부하가 생기는 문제점을 가지고 있다. 이러한 문제를 해결하기 위하여 본 논문에서는 프로그램에서 나타나는 함수 또는 변수 등이 중복해서 사용되는 특성들을 이용하여 실행시간 분석에 대한 부하를 줄일 수 있는 방법을 제안하고, 제안한 방법을 기반으로 실시간 프로그램에서 실행시간을 예측할 때 필요한 기본 자료들을 도출할 수 있는 소스코드 분석 도구를 제안한다.

• Transactions of the Korean Society of Automotive Engineers
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• v.10 no.5
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• pp.114-120
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• 2002

In a distributed real-time control system, it is essential to confirm the timing behavior of all tasks because these tasks of each real-time controller have to finish their processes within the specified time intervals called a deadline. In order to satisfy this objective, the timing analysis of a distributed real-time system such as shcedulability test must be performed during the system design phase. In this study, a simple application of CAN fur a vehicle body network system is formulated to apply to a holistic scheduling analysis, and the worst-case execution time (WCET) and the worst-case end-to-end response time (WCRT) are evaluated in the point of holistic system view.