• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2014.10a
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• pp.759-762
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• 2014

비대칭 이중게이트(double gate; DG) MOSFET는 단채널 효과를 감소시킬 수 있는 새로운 구조의 트랜지스터이다. 본 연구에서는 비대칭 DGMOSFET의 전도중심에 따른 차단전류를 분석하고자 한다. 전도중심은 채널 내 캐리어의 이동이 발생하는 상단게이트에서의 평균거리로써 상하단 게이트 산화막 두께를 달리 제작할 수 있는 비대칭 DGMOSFET에서 산화막 두께에 따라 변화하는 요소이며 상단 게이트 전압에 따른 차단전류에 영향을 미치고 있다. 전도중심을 구하고 이를 이용하여 상단 게이트 전압에 따른 차단전류를 계산함으로써 전도중심이 차단전류에 미치는 영향을 산화막 두께 및 채널길이 등을 파라미터로 분석할 것이다. 차단전류를 구하기 위하여 포아송방정식으로부터 급수 형태의 해석학적 전위분포를 유도하였다. 결과적으로 전도중심의 위치에 따라 차단전류는 크게 변화하였으며 이에 따라 문턱전압 및 문턱전압이하 스윙이 변화하는 것을 알 수 있었다.

• Proceedings of the KIEE Conference
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• 2000.07b
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• pp.940-942
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• 2000

전기설비에 있어서 저압회로의 과전류 보호기기로는 배선용 차단기, 기중 차단기, 한류 퓨즈, 전자 개폐기 등이 있으며, 이중 배선용 차단기의 중요한 차단원리인 한류차단원리 및 현상에 대해 상세한 분석이 필요하다. 단락이 발생하면 상당히 큰 단락전류가 흐르게 된다. 이 단락전류를 차단하는 경우 단락전류를 그대로 흐르지 않게 하여 본래의 단락전류를 작게 제어하면 차단시의 에너지는 작아진다. 본래의 단락전류를 작게 억제하여 차단하는 방법을 한류차단방식이라 하며 이러한 기구를 한류기구라 한다. 한류차단방식을 채용함으로써 동일 치수의 차단기라면 보다 큰 단락전류를 차단하는 것이 가능하다. 여기서는 한류차단특성의 이론적 해석과 단락전류에 의한 전자기적 영향, 기계적인 영향, 열적인 영향을 설명하고 이러한 영향을 최소화하기 위한 한류차단 원리 및 방법을 설명하고 분석하고자 한다.

• Electric Engineers Magazine
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• v.219 no.11
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• pp.37-41
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• 2000

저압전로에 시설하는 과전류차단기는 이를 시설하는 곳을 통과하는 단락전류를 차단하는 능력을 가지는 것이어야 한다. 다만 그곳을 통과하는 최대단락전류가 10kA를 넘는 경우에 과전류차단기로서 10kA이상의 단락전류를 차단하는 능력을 가지는 배선용 차단기를 시설하고 그곳으로부터 전원측의 선로에 그 배선용차단기의 단락전류를 그 배선용차단기보다 빨리 또는 동시에 차단하는 능력을 가지는 과전류차단기를 시설하는 때에는 그러하지 아니하다.

• 전기의세계
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• v.25 no.1
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• pp.21-29
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• 1976

직류 급전 계토으이 고장은 트롤리선과 레일 사이의 단락이며 이것은 또한 1선지락 고장이다. 이 고장 전류와 격변하는 부하 전류를 정확하게 판별하여 고장 전류만 차단하기 위하여는 선택 차단 방식이 필요할 뿐 아니라 직류 차단 전류는 교류의 경우에 비하여 일반적으로 차단이 어렵기 때문에 고장 전류를 신속히 차단할 수 있는 고속도 차단기가 필요하다. 그러므로 본고에서는 이러한 기초자료를 얻기 위해 직류 급전 계통의 고장 전류를 계산하고 검토하고져 한다. 이를 위하여 먼저 지하철의 전력 계통에 대한 구성 개요를 살펴보고, 직류 급전 계통의 정상 운전 특성 중에서 나타나는 일반적인 특성 검토와 고장 전류의 계산을 하여 본 것이다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.3
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• pp.575-580
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• 2015

Asymmetric double gate(DG) MOSFET is a novel transistor to be able to reduce the short channel effects. This paper has analyzed a off current for conduction path of asymmetric DGMOSFET. The conduction path is a average distance from top gate the movement of carrier in channel happens, and a factor to change for oxide thickness of asymmetric DGMOSFET to be able to fabricate differently top and bottom gate oxide thickness, and influenced on off current for top gate voltage. As the conduction path is obtained and off current is calculated for top gate voltage, it is analyzed how conduction path influences on off current with parameters of oxide thickness and channel length. The analytical potential distribution of series form is derived from Poisson's equation to obtain off current. As a result, off current is greatly changed for conduction path, and we know threshold voltage and subthreshold swing are changed for this reasons.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.17 no.10
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• pp.2403-2408
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• 2013

This paper has analyzed the change of forward and backward current for channel doping concentration to analyze off-current of double gate(DG) MOSFET. The Gaussian function as channel doping distribution has been used to compare with experimental ones, and the two dimensional analytical potential distribution model derived from Poisson's equation has been used to analyze the off-current. The off-current has been analyzed for the change of projected range and standard projected range of Gaussian function with device parameters such as channel length, channel thickness, gate oxide thickness and channel doping concentration. As a result, this research shows the off-current has greatly influenced on forward and backward current for device parameters, especially for the shape of Gaussian function for channel doping concentration.

• Korean Journal of Optics and Photonics
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• v.14 no.4
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• pp.423-428
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• 2003

In a direct modulated semiconductor laser diode. the structural dependence of current blocking layers was studied in view of the leakage current reduction and the bandwidth expansion. To analyze the leakage current and the parasitic effects, the current-voltage derivation characteristics and the subtraction method were used, respectively. It was shown that the‘inin’type current blocking structure might be the best choice for the purpose of the static and dynamic characteristics.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.7
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• pp.1617-1622
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• 2015

This paper analyzes the ratio of tunneling current for channel doping concentration of sub-10 nm asymmetric double gate(DG) MOSFET. The ratio of tunneling current for off current in subthreshold region increases in the region of channel length of 10 nm below. Even though asymmetric DGMOSFET is developed to reduce short channel effects, the increase of tunneling current in sub-10 nm is inevitable. As the ratio of tunneling current in off current according to channel doping concentration is calculated in this study, the influence of tunneling current to occur in short channel is investigated. To obtain off current to consist of thermionic emission and tunneling current, the analytical potential distribution is obtained using Poisson equation and tunneling current using WKB(Wentzel-Kramers-Brillouin). As a result, tunneling current is greatly changed for channel doping concentration in sub-10 nm asymmetric DGMOSFET, specially with parameters of channel length, channel thickness, and top/bottom gate oxide thickness and voltage.

• Proceedings of the KIPE Conference
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• 2018.11a
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• pp.92-94
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• 2018

본 논문은 SiC MOSFET 디바이스를 사용하는 전력변환장치에서 Rogowski 코일을 이용하여 SiC MOSFET 디바이스에 흐르는 전류를 측정하여, 과전류를 검출하고 게이팅 신호를 차단하는 기법에 관하여 연구한다. SiC MOSFET는 소자의 특성으로 보편적으로 사용되는 과전류 검출 방법인 DeSAT 적용이 어렵기 때문에 Rogowski 코일을 사용하여 스위치 전류를 측정, 과전류를 검출한다. 본 논문에서는 PCB패턴 Rogowski 코일의 설계 방법뿐만 아니라 Rogowski 코일과 적분기의 대역폭에 대해서도 논의한다. 실험은 직류링크 커패시터에 SiC MOSFET 스위치 레그를 병렬로 연결하고, 직류링크 커패시터에 직류전압을 충전 후 스위치 레그를 약 6us정도 단락시켜 SiC MOSFET에 과전류를 발생시킨다. 이 때, 제안한 Rogowski 코일을 이용한 과전류 검출 및 차단 기법의 적용 전후를 비교하여 동작 및 성능(검출 및 차단 소요시간)을 확인한다. 마지막으로 실험 결과를 통해 본 논문에서 제안한 PCB패턴 Rogowski 코일을 이용하여 과전류 검출 및 차단 기법이 검증되었다.

• Proceedings of the KIEE Conference
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• 2003.07a
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• pp.543-545
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• 2003

한류형 전력퓨즈는 계통의 단락사고로 고장 전류가 흐를 때 퓨즈내부에서 발생하는 저항에 의해 고장전류를 회로 고유의 단락전류보다 아주 적은 값으로 제한하고 최소 시간내에 차단하여 회로를 보호하므로 계통기기의 단락용량를 최소한으로 감소시킬 수 있다. 본 논문에서는 이러한 한류형 전력퓨즈의 단락전류 차단성능 평가를 위해 동작책무에 따른 차단성능을 규명하고자 단락발전기를 사용하여 단락전류차단시험을 실시하고 그 결과를 제시하였으며, 또한 차단과정에 따른 스트레스들이 단락시험 시 차단성능에 미치는 영향을 다루고 있다.