• 제목/요약/키워드: 제한사이클

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효율적인 로그와 지수 연산을 위한 듀얼 페이즈 명령어 설계 (A Design of Dual-Phase Instructions for a effective Logarithm and Exponent Arithmetic)

  • 김치용;이광엽
    • 전기전자학회논문지
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    • 제14권2호
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    • pp.64-68
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    • 2010
  • 본 논문은 작은 사이즈가 요구되는 제한적인 모바일 환경의 프로세서에서 별도의 연산기 없이 제안된 Dual Phase 명령어 구조를 이용해 효율적인 로그와 지수 연산이 가능한 방법을 제안한다. Floating Point 자료형의 지수부와 실수부를 추출하는 명령어 세트와 테일러 급수 전개를 이용해 로그의 근사치를 계산하여 24비트 단정도 부동 소수점을 연산하고, Dual Phase 명령어 구조를 활용해 명령어 실행 사이클을 줄였다. 제안된 구조는 별도의 연산기를 두는 구조보다 작은 사이즈를 유지하면서 성능저하를 33%까지 최소화 할 수 있는 구조이다.

Interleaved 모듈라 곱셈 기반의 고속 RSA 암호 칩의 설계 (The design on a high speed RSA crypto chip based on interleaved modular multiplication)

  • 조현숙
    • 정보보호학회논문지
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    • 제10권1호
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    • pp.89-97
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    • 2000
  • 공개키 암호 시스템 중에서 가장 널리 사용되는 RSA 암호 시스템은 키의 분배와 권리가 용이하고, 디지털 서명이 가능한 장점이 있으나, 암호화와 복호화 과정에서 512 비트 이상의 큰 수에 대한 멱승과 모듈라 감소 연산이 요구되기 때문에 처리 속도의 지연이 큰 문제가 되므로 모듈라 멱승 연산의 고속 처리가 필수적이다. 따라서 본 논문에서는 몫을 추정하여 중간 곱의 크기를 제한하는 interleaved 모듈라 곱셈 기법을 이용하여 모듈라 멱승 연산을 수행하는 고속 RSA 암호 칩을 VHDL을 이용하여 모델링하고 Faraday FG7000A 라이브러리를 이용하여 합성하고 타이밍 검증하여 단일 칩 IC로 구현하였다. 구현된 암호 칩은 75,000 게이트 수준으로 합성되었으며, 동작 주파수는 50MHz이고 1회의 RSA 연산을 수행하는데 소요되는 전체 클럭 사이클은 0.25M이며 512비트 당 처리 속도는 102.4Kbit/s였다.

주기성과 산발성 태스크가 혼합된 시스템을 위한 전력절감 스케줄링 기법 (Power-Aware Scheduling for Mixed Real-Time Tasks)

  • 공민식;정근재;송예진;정명조;조문행;이철훈
    • 한국콘텐츠학회논문지
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    • 제7권1호
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    • pp.83-93
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    • 2007
  • 본 논문에서는 주기적으로 생성(release)되는 주기성 태스크(Periodic Task)들과 산발적으로 생성되는 산발성 태스크(Sporadic Task)들이 혼합된 실시간 시스템을 위한 전력관리 스케줄링 기법을 제안한다. 각각의 태스크는 최소주기, 최악수행요구시간과 마감시간 등으로 정의된다. 본 논문에서 제안한 동적 전압조정(Dynamic Voltage Scaling : DVS) 알고리즘인 DVSMT(DVS for mixed tasks)는 태스크의 실시간 마감시간을 보장하면서 작업이 종료됐을 때, 수행하는 동안 사용한 사이클 중 다른 태스크들이 할당한 수행 사이클을 자신의 마감시간까지 온라인 상태에서 균등 분배함으로써 공급전압(또한 동작 주파수)을 동적으로 조정한다. 이러한 기법으로 더 많은 에너지를 절감할 수 있다. 제안한 알고리즘은 실시간 운영체제에 쉽게 통합될 수 있기 때문에 제한된 배터리 전력을 이용하는 휴대용 기기 및 센서망 노드 등에 적용할 수 있다. 시뮬레이션 결과들은 DVSMT가 주기성 태스크들로만 구성된 시스템과 주기성 태스크들 및 산발성 태스크들이 혼합된 시스템에서 기존의 알고리즘보다 대략 60% 까지 에너지가 절감됨을 보였다.

네트워크 패킷 처리를 위한 효율적인 비트 스트림 명령어 세트 (An Efficient Bit Stream Instruction-set for Network Packet Processing Applications)

  • 윤여필;이용석;이정희
    • 대한전자공학회논문지SD
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    • 제45권10호
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    • pp.53-58
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    • 2008
  • 본 논문은 네트워크 프로세서의 패킷 처리 능력 향상을 위한 새로운 명령어 세트를 제한한다. 제안하는 명령어는 패킷 헤더의 결합 연산을 가속화 할 수 있으므로 보다 효율적인 패킷 처리를 수행할 수 있다. 또한 overlay 명령어 처리를 위한 전용 하드웨어 구조를 설계하여 추가 하드웨어로 인한 비용을 최소화 하였다. 이를 위해 LISA 언어를 이용하여 네트워크 프로세서 기본 아키텍처를 설계하고 overlay 블록을 배럴 시프터를 기반으로 최적화 하였다. 이를 합성하여 면적 및 동작 지연시간을 비교하였으며, 컴파일러의 CKF(Compiler Known Function)를 이용하여 C레벨의 매크로 함수에 할당하고 어플리케이션 프로그램에 대한 실행 사이클 및 실행 시간을 비교하여 성능 향상을 확인하였다. Coware사의 processor designer, compiler designer를 이용하여 실험하였으며 Synopsys의 TSMC $0.25{\mu}m$로 합성한 결과 20.7%의 동작 지연시간 감소를 보였고, 전체 실행 사이클에선 제안하는 명령어 세트에 의해 30.8%의 성능 향상을 보였다.

트래픽이 급증하는 EPON 환경에서 고정비트율 서비스를 효율적으로 지원하는 DBA 알고리즘 (Efficient DBA Algorithm for Supporting CBR Service on EPON with Traffic Burstiness)

  • 이진희;이태진;정민영;이유호;추현승
    • 인터넷정보학회논문지
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    • 제9권4호
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    • pp.61-68
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    • 2008
  • EPON(Ethernet Passive Optical Network: 이더넷 수동 광 네트워크)은 대용량 LAN과 백본망 사이의 트래픽 병목현상을 완화시킬 수 있는 하나의 방법으로 저렴한 비용으로 광대역의 서비스를 제공할 수 있어 많은 연구가 진행되고 있다. 대용량 LAN과 백본망 사이의 병목현상은 트래픽이 갑자기 증가는 트래픽 특성으로 인해 더욱 심각해진다. 본 논문은 트래픽의 특성을 고려하여 ONU(Optical Network Unit: 광 네트워크 가입자 단말)에게 적절한 대역폭을 할당함으로써 네트워크의 성능을 개선한다. 또한 본 논문은 지원하는 ONU의 수에 상관없이 고정된 시간 이내에 해당 ONU가 다시 서비스 받을 수 있도록 제안 방식을 설계함으로써 지연에 민감한 트래픽을 효율적으로 지원할 수 있다. 컴퓨터 시뮬레이션 결과에 따르면, 본 논문에서 제안하는 방식은 최대 사이클 시간을 기준 사이클 시간의 두 배로 제한하면서 기존 방식보다 중위 트래픽에서 패킷 지연 및 ONU 큐 크기를 각각 최대 77%와 82%만큼 감소시킨다.

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유전알고리즘을 이용한 액체로켓엔진 최적 유량 결정 (Finding Optimal Mass Flow Rate of Liquid Rocket Engine Using Generic Algorithm)

  • 이상복;장준영;김완조;김영호;노태성;최동환
    • 한국추진공학회:학술대회논문집
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    • 한국추진공학회 2011년도 제36회 춘계학술대회논문집
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    • pp.93-96
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    • 2011
  • 액체로켓엔진의 최적화를 위해 유전알고리즘을 사용하여 주요 설계변수인 연료와 산화제의 질유량과 연소실 압력을 결정하였다. 대상엔진은 LO2/RP-1을 추진제로 사용하는 개방형 가스발생기 사이클을 대상으로 하였다. 최적설계의 목적함수는 비추력의 최대화이고 펌프-터빈의 에너지 발란스와 요구추력을 제한조건으로 하였다. 연소실의 물성치는 CEA2를 이용하였으며 펌프 및 터빈의 효율, 가스발생기 및 예연소기의 물성치는 문헌 자료를 수학적으로 모델링 하였다. 가스발생기 사이클 계산 결과 참고문헌과 비교하여 비추력에서 약 3~4%, 펌프파워에서 2~6%의 오차를 보였다.

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Zn-Sn계 고온용 무연솔더를 이용한 Si다이접합부의 접합특성 및 열피로특성 (Joining properties and thermal cycling reliability of the Si die-attached joint with Zn-Sn-based high-temperature lead-free solders)

  • 김성준;김근수;스가누마카츠아키
    • 대한용접접합학회:학술대회논문집
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    • 대한용접접합학회 2009년 추계학술발표대회
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    • pp.72-72
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    • 2009
  • 전자부품의 내부접속 및 파워반도체의 다이본딩과 같은 1차실장에는 고온환경에서의 사용과 2차실장에서의 재용융방지를 위해 높은 액상선온도 및 고상선온도를 필요로 하여, Pb-5wt%Sn, Pb-2.5wt%Ag로 대표되는 납성분 85%이상의 고온솔더가 널리 사용되고 있다. 생태계와 인체에 대한 납의 유해성이 보고된 이래, 무연솔더에 대한 연구가 활발히 진행되어 왔으나, Sn-Ag-Cu계로 대표되는 Sn계 합금으로 대체 중인 중온용 솔더와는 달리, 고온용 솔더에 대해서는 대체합금에 대한 연구가 미흡한 실정이다. 대체재의 부재로 인해 기존의 납을 다량함유한 솔더로 1차실장이 지속됨으로서, 2차실장의 무연화에도 불구하고 전자부품 및 기기의 재활용에 큰 어려움을 겪고 있다. 지금까지 고온용 무연솔더로서는 융점에 근거해 Au-(Sn, Ge, Si)계, Bi-Ag계, Zn-(Al, Sn)계의 극히 제한된 합금계만이 보고되어 왔다. Au계 솔더는 현재 플럭스를 사용하지 않는 광학, 디스플레이 분야 등 고부가가치 공정에 사용되고 있으나, 합금가격이 매우 비싸며 가공성이 나빠 대체재료로서는 적합하지 않다. Bi-Ag계 솔더 또한 취성합금으로 와이어 및 박판으로 가공하는데 어려움이 크며, 솔더로서 중요한 특성중 하나인 전기전도도 및 열전도도가 나쁜 편이다. 이에 비해, Zn계 합금은 비교적 낮은 합금가격, 적절한 가공성과 뛰어난 인장강도, 우수한 전기전도도 및 열전도도를 지녀, 고온용솔더 대체재료의 유력한 후보로 생각된다.이전 연구에서, 필자의 연구그룹은 Zn-Sn계 합금을 고온용 무연솔더로서 제안한 바 있다. Zn-Sn계 합금은 충분히 높은 융점과 함께, 금속간화합물이 없는 미세조직, 우수한 기계적 특성, 높은 전기전도도 및 열전도도 등의 장점을 나타내었다. 본 연구에서는 기초합금특성상 고온솔더로서 다양한 장점을 지닌 Zn-30wt%Sn합금을 고온용 솔더의 대표적인 적용의 하나인 다이본딩에 적용하여, 접합부의 강도 및 미세조직, 열피로 신뢰성에 대해 분석을 함으로서 실제 공정에의 적용가능성에 대해 검토하였다. Zn-30wt%Sn을 이용해 Au/TiN(Titanium nitride) 코팅한 Si다이를 AlN-DBC(aluminum nitride-direct bonded copper)기판에 접합한 결과, 양측에 완전히 젖은 기공이 없는 양호한 다이접합부를 얻었으며, 솔더내부에는 금속간화합물을 형성하지 않았다. Si다이와의 계면에는 TiN만이 존재하였으며, Cu와의 계면에는 Cu로부터 $Cu_5Zn_8,\;CuZn_5$의 반응층을 형성하였다. 온도사이클시험을 통한 열피로특성평가에서, Zn-30wt%Sn를 이용한 다이접합부는 1500사이클 지점에서 Cu와 Cu-Zn금속간화합물의 사이에서 피로균열이 형성되며, 접합강도가 크게 감소하였다. 열피로특성 향상을 위해 Cu표면에 TiN코팅을 하여 Zn-30wt%Sn 솔더로 다이접합한 결과, Si다이와 기판 양측에 TiN만으로 구성된 계면을 형성하였으며, TEM관찰을 통해 Zn-30wt%Sn과 극히 미세한 접합계면이 형성하고 있음을 확인하였다. Zn-wt%30Sn솔더와 TiN층의 병용으로 2000사이클까지 미세조직의 변화 및 강도저하가 없는 극히 안정된 고신뢰성의 다이접합부를 얻을 수가 있었다.

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건식 분쇄 공정으로 Si 입도 제어를 통한 고용량 리튬이온전지 음극 소재의 개발 (Development of High Capacity Lithium Ion Battery Anode Material by Controlling Si Particle Size with Dry Milling Process)

  • 전도만;나병기;이영우
    • 청정기술
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    • 제24권4호
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    • pp.332-338
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    • 2018
  • 현재 리튬이온전지의 음극 소재 활물질로는 흑연이 주로 사용되고 있다. 그러나 흑연의 최대 이론 용량이 $372mA\;h\;g^{-1}$으로 제한되기 때문에 차세대 고용량 및 고에너지 밀도의 리튬이온전지 개발을 위해서는 새로운 음극 소재 활물질이 필요하다. 여러 음극 소재 활물질 중에서 Si의 최대 이론 용량은 $4200mA\;h\;g^{-1}$으로 흑연의 최대 이론 용량보다 약 10배 이상 높은 값을 나타내고 있지만 부피 팽창율이 거의 400%로 크기 때문에 사이클이 진행될수록 비가역 용량이 증가하여 충전 대비 방전 용량이 현저히 감소하는 현상을 나타내고 있다. 이러한 문제점을 해결하기 위한 방법으로 Si 음극 소재 활물질의 입자 크기를 조절하여 기계적 응력 및 반응상의 체적 변화를 감소시켜 사이클 특성을 다소 향상시킬 수 있다. 따라서 Si 입자의 부피 팽창율에 따른 충전 및 방전 용량의 감소를 최소화하기 위해 공정 시간 및 원가 절감이 우수한 건식 방법으로 Si을 분쇄하여 사이클 특성 향상에 관한 연구를 진행 하였다. 본 논문에서는 진동밀을 이용하여 Si을 나노 크기로 제어하고 실험 변수에 따른 재료들의 물리화학적 특성과 전기화학적 특성을 측정하였다.

탄소나노튜브 도전재 적용을 통한 리튬이온 이차전지용 고용량 SiOx 음극의 사이클 성능개선 (Improved Cycle Performance of High-Capacity SiOx Negative Electrodes with Carbon Nanotube Conducting Agents for Lithium-Ion Batteries)

  • 전향선;류지헌
    • 전기화학회지
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    • 제26권3호
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    • pp.35-41
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    • 2023
  • 리튬이온 이차전지용 음극 활물질인 탄소가 코팅된 실리콘 일산화물(carbon-coated silicon monoxide, c-SiOx)은 용량이 높지만, 충방전 중의 부피변화로 인해 사이클 수명이 제한된다. 특히, 활물질의 큰 부피 변화는 전극의 구조를 변형시켜 전자의 전달경로가 쉽게 손상될 수 있다. 전극에서 전자전달 경로를 형성하는 도전재인 카본블랙 중 일부를 선형의 형태를 지니는 탄소나노튜브(carbon nanotube, CNT)로 대체하여 활물질의 부피변화로 인한 전극의 손상을 완화하여 성능을 개선하고자 한다. 전극 내의 전체 도전재의 함량을 10 중량%로 고정하고, 탄소나노튜브의 상대적인 함량을 0, 2, 5, 10, 25 중량%로 카본블랙의 일부를 대체하여 전극을 제조하고 전기화학적 성능을 평가하였다. 전극 내의 탄소나노튜브의 함량이 증가함에 따라 사이클 수명과 속도특성이 모두 향상된다. 부피 변화가 큰 c-SiOx 음극에 소량의 CNT를 도전재로 적용하는 것으로 전지의 전기화학적 성능을 크게 향상시킬 수 있다. 또한 CNT를 잘 분산시키게 되면 더 적은 양을 사용하면서도 동등한 성능을 구현할 수 있다.

효율적인 ASIP 설계를 위한 자동 인스트럭션 확장 시스템 구축 (Construction of an Automatic Instruction-Set Extension System for Efficient ASIP Design)

  • 황덕호;황선영
    • 한국통신학회논문지
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    • 제38B권1호
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    • pp.1-9
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    • 2013
  • 본 논문은 어플리케이션에 최적화된 ASIP설계를 하기 위해 MDL을 기반으로 한 Retargetable 컴파일러를 이용한 자동 인스트럭션 확장 시스템을 제안한다. 제안된 시스템은 어플리케이션 프로그램으로부터 얻은 정보를 이용하여 확장 가능한 인스트럭션 후보를 모두 찾는다. 확장 인스트럭션 후보는 하드웨어 라이브러리를 통해 실제 구현 시의 특성에 대한 정보를 얻게 된다. 하드웨어 특성과 수행 속도 향상을 기반으로 주어진 제한 조건에 맞게 인스트럭션 셋을 선택하고 프로세서 구조를 최적화한다. 제안된 시스템의 효용성을 확인하기 위해 다양한 벤치마크 어플리케이션을 이용하여 자동 인스트럭션 확장 시스템을 수행하였다. 제안된 시스템은 기존의 ARM9TDMI의 프로세서로부터 최적화된 인스트럭션 셋과 프로세서 구조를 갖도록 하였다. 제안된 시스템에 의해 설계된 ASIP는 주어진 제한 조건에 따라 기존 프로세서와 비교하면 평균 33.5%의 수행 사이클이 감소하는 것으로 확인되지만, 프로세서의 면적은 증가하는 것으로 측정되었다.