• Proceedings of the Korean Vacuum Society Conference
• /
• 2010.02a
• /
• pp.253-253
• /
• 2010

Silicon-oxide-nitride-oxide-silicon (SONOS) 구조를 가지는 플래쉬 메모리 소자는 기존의 플래쉬 메모리 소자에 비해 쓰고 지우는 속도가 빠르고, 데이터의 저장 기간이 길며, 쓰고 지우는 동작에 의한 전계 스트레스에 잘 견뎌내는 장점을 가지고 있다. 그러나 SONOS 형태의 플래쉬 메모리 소자에 대한 전기적 특성에 대한 연구는 많이 진행되었으나, SONOS 형태의 플래쉬 메모리에서 소자의 셀 사이즈가 감소함에 따라 발생하는 인접한 셀 간의 간섭 현상에 대한 연구는 상당히 미흡하다. 본 연구에서는 SONOS 형태의 플래쉬 메모리에서 소자의 셀 사이즈가 작아짐에 따라 발생하는 인접한 셀 간의 간섭 현상에 대해 조사하였다. SONOS 형태의 플래쉬 메모리소자의 터널링 산화막, 질화막과 블로킹 산화막의 두께를 결정하였고, 각 셀의 크기가 감소함에 따라 발생하는 소자의 전기적 특성을 3차원 시뮬레이션 툴인 Sentaurus를 사용하여 계산하였다. 병렬 캐패시턴스에 의해 셀들 사이에 발생하는 커플링 효과를 확인하기 위해 선택한 셀의 문턱 전압이 주변 셀들의 프로그램 상태에 의해 받게되는 영향을 관찰하였다. 본 연구에서는 셀 사이에 간섭 방지층을 삽입함으로 인접 셀 간 발생하는 간섭현상의 크기를 크게 줄일 수 있음을 시뮬레이션 결과를 통하여 확인하였다. 이때 간섭 방지층의 깊이에 따라 감소하는 문턱전압의 변화량을 계산하였고, 방지층을 충분히 깊게 제작함으로 셀 간 간섭 현상을 막을 수 있음을 확인 하였다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2010.08a
• /
• pp.194-194
• /
• 2010

Charge trap flash (CTF) 구조를 가진 플래시 메모리 소자는 기존의 플래시 메모리 소자에 비해 쓰고 지우는 속도가 빠르고, 데이터의 저장 기간이 길며, 쓰고 지우는 동작에 의한 전계 스트레스에 잘 견디는 장점을 가지고 있다. 이러한 장점에도 불구하고 CTF 플래시 메모리에서도 수십 나노 이하로 소자의 셀 사이즈가 감소함에 따라 단 채널 효과, 펀치스루 현상 및 셀 사이의 간섭현상이 발생함에 따라 이러한 문제들을 해결해야 한다. 인접한 셀 사이에 발생하는 간섭 현상에 대해선 플로팅 게이트를 사용한 플래시 메모리 소자에 대하여 많은 연구가 진행되었으나, CTF 플래시 메모리 소자에서 나타나는 셀 사이의 간섭현상에 대한 연구는 만히 진행되어 있지 않다. 본 연구에서는 CTF 플래시 메모리 소자의 셀 사이의 간격이 작아짐에 따라 발생하는 인접한 셀 간의 간섭 현상에 대해 관찰하였다. CTF 플래시 메모리 소자의 셀 사이의 간격에 따른 비교를 위하여 각 소자의 셀을 구성하는 터널링 산화막, 질화막 및 블로킹 산화막의 두께를 동일하게 하였다. 각 셀 사이의 간격이 감소함에 따라 발생하는 소자의 전기적 특성을 TCAD 시뮬레이션 툴인 Sentaurus를 사용하여 계산하였다. 인접한 셀의 상태에 따라 발생하는 간섭 효과를 확인하기 위해 word line (WL)과 bit line (BL) 방향에 있는 주변 셀의 프로그램 상태에 따른 선택한 셀의 문턱전압이 변화 정도를 관찰하였다. 시뮬레이션 결과는 셀 사이의 간섭효과가 WL 방향에 의한 간섭 현상보다 BL 방향에 의한 간섭 현상보다 크다. 시뮬레이션한 전류-전압 특성 결과는 CTF 플래시 메모리 소자가 비례 축소할 때 인접하는 셀 사이에 간격이 15 nm 이하로 줄어들 경우에 간섭 현상이 급격히 증가하였다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2014.02a
• /
• pp.301.1-301.1
• /
• 2014

모바일 전자기기 시장의 큰 증가세로 인해 플래시 메모리 소자에 대한 수요가 급격히 증가하고 있다. 특히, 저 전력 및 고집적 대용량 플래시 메모리의 필요성이 커짐에 따라 플래시 메모리 소자의 비례축소에 대한 연구가 활발히 진행되고 있다. 하지만 10 nm 이하의 게이트 크기를 가지는 플래시 메모리 소자에서 각 셀 간의 간섭에 의한 성능저하가 심각한 문제가 되고 있다. 본 연구에서는 10 nm 이하의 낸드 플래시 메모리 소자에서 인접한 셀 간의 간섭으로 인해 발생하는 전기적 특성의 성능 저하를 관찰하고 메커니즘을 분석하였다. 4개의 소자가 배열된 낸드플래시 메모리의 전기적 특성을 3차원 TCAD 시뮬레이션을 툴을 이용하여 계산하였다. 인접 셀의 프로그램 상태에 따른 측정 셀의 읽기 동작과 쓰기 동작시의 전류-전압 특성을 게이트 크기가 10 nm 부터 30 nm까지 비교하여 동작 메커니즘을 분석하였다. 게이트의 크기가 감소함에 따라 플로팅 게이트에 주입되는 전하의 양은 감소하는데 반해 프로그램 전후의 문턱전압 차는 커진다. 플래시 메모리의 게이트 크기가 줄어듦에 따라 플로팅 게이트의 공핍영역이 차지하는 비율이 커지면서 프로그램 동작 시 주입되는 전하의 양이 급격히 줄어든다. 게이트의 크기가 작아짐에 따라 인접 셀 과의 거리가 좁아지게 되고 이에 따라 프로그램 된 셀의 플로팅 게이트의 전하가 측정 셀의 플로팅 게이트의 공핍영역을 증가시켜 프로그램 특성을 나쁘게 한다. 이 연구 결과는 10 nm 이하의 낸드 플래시 메모리 소자에서 인접한 셀 간의 간섭으로 인해 발생하는 전기적 특성의 성능 저하와 동작 메커니즘을 이해하고 인접 셀의 간섭을 최소로 하는 소자 제작에 많은 도움이 될 것이다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2011.02a
• /
• pp.125-125
• /
• 2011

Silicon-oxide-silicon nitride-oxide silicon (SONOS) 구조를 가진 플래쉬 메모리 소자는 기존의 floating gate (FG)를 이용한 플래쉬 메모리 소자에 비해 구동 전압이 낮고, 공정 과정이 간단할 뿐만 아니라 비례 축소가 용이하다는 장점 때문에 차세대 플래쉬 메모리 소자로 많은 연구가 진행되고 있다. SONOS 구조를 가진 플래쉬 메모리에서 소자의 셀 사이즈가 감소함에 따라 발생하는 인접한 셀 간의 간섭 현상에 대한 연구가 소자의 성능 향상에 필요하다. 본 연구에서는 SONOS 구조를 가진 플래쉬 메모리에서 소자의 셀 사이즈가 작아짐에 따라 발생하는 인접한 셀 간의 간섭 현상에 대해 recess field 의 깊이에 따른 변화를 조사하였다. 게이트의 길이가 30nm 이하인 SONOS 구조를 가진 플래쉬 메모리 소자의 구조에서 recess field의 깊이의 변화에 따른 소자의 전기적 특성을 삼차원 시뮬레이션 툴인 sentaurus를 사용하여 계산하였다. 커플링 효과를 확인하기 위해 선택한 셀의 문턱전압이 주변 셀들의 프로그램 상태에 미치는 영향을 관찰하였다. 본 연구에서는 SONOS 구조를 가진 플래쉬 메모리에서 셀 사이에 recess field 를 삽입함으로 인접 셀 간 발생하는 간섭현상의 크기를 줄일 수 있음을 시뮬레이션 결과를 통하여 확인하였다. 시뮬레이션 결과는 recess field 깊이가 증가함에 따라 인접 셀 간 발생하는 간섭현상의 크기가 감소한 반면에 subthreshold leakage current가 같이 증가함을 보여주었다. SONOS 구조를 가진 플래쉬 메모리 소자의 성능향상을 위하여 recess field의 깊이를 최적화 할 필요가 있다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2015.08a
• /
• pp.200.1-200.1
• /
• 2015

Charge trap flash (CTF) 메모리 소자는 기존의 플로팅 게이트를 사용한 플래시 메모리 소자에 비해 쓰고 지우는 속도가 빠르고, 소비 전력이 적으며, 쓰고 지우는 동작에 의한 전계 스트레스에 잘 견뎌내는 장점을 가지고 있다. 그러나 CTF 메모리 소자에서도 메모리 셀의 크기가 작아짐에 따라 셀 사이의 간섭 효과를 무시할 수 없다. 인접 셀 간의 간섭현상은 측정 셀의 문턱전압을 예측할 수 없게 변화시켜 소자 동작의 신뢰성을 낮추고 성능을 저하시킨다. 본 논문에서는 셀 사이의 간섭을 줄이고 소자의 성능을 향상시키기 위해 charge trap 층에 금속 공간층을 삽입한 CTF메모리 소자의 전기적인 특성에 대해 연구하였다. 금속 공간층을 갖는 CTF 메모리 소자는 기존 CTF 메모리 소자의 트랩층 양 측면에 절연막과 금속 공간층을 증착시켜 게이트가 트랩층을 감싸는 구조를 갖는다. 인접 셀 사이에 발생하는 간섭 현상과 전계 분포를 분석하였다. 프로그램 동작 시CTF 메모리 소자 내에 형성되는 전계의 분포와 크기를 계산함으로 금속 공간층이 인접한 셀에서 형성된 전계를 차폐시켜 셀 간 간섭 현상을 최소화하는 것을 확인하였다. 이러한 결과는 인접 셀 간의 간섭현상을 최소화하면서 소자 동작의 신뢰성이 향상된 대용량 메모리 소자를 제작하는데 도움을 줄 수 있다.

• Proceedings of the Korea Electromagnetic Engineering Society Conference
• /
• 2002.11a
• /
• pp.186-190
• /
• 2002

본 논문에서는 WCDMA/TDD시스템에서 실외 환경에 셀 간 간섭 모델과 빌딩내의 층 간 간섭 모델을 비교하여 성능을 분석하였다. 실내 빌딩 환경에서 층 간 간섭 분석 모델을 고려 시, 건축 자재에 의한 전파 투과손실로 인해 인접 셀로부터 오는 간섭의 영향이 작아짐으로 실외환경을 고려한 셀 간 간섭 모델에 비해 성능이 좋음을 알 수 있었다. 따라서 WCDMA/TDD시스템은 광범위한 교외지역이나 피코 셀로 설계된 도심지역보다 층 간 간섭 모델을 기반으로 둔 빌딩내 사무실 환경을 고려한 시스템 설계에 더 적합할 것이라 사료된다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2011.08a
• /
• pp.228-228
• /
• 2011

낮은 공정비용과 높은 집적도를 가지는 플래시 메모리 소자에 대한 휴대용기기에 응용가능성때문에 연구가 필요하다. 플래시 메모리 중에서도 질화막에 전하를 저장하는 전하 포획 플래시 메모리 소자는 기존의 부유 게이트 플래시 메모리 소자에 비해 공정의 단순하고 비례축소에 용이하며 인접 셀 간의 간섭에 강하다는 장점으로 많은 관심을 갖게 되었다. 소자의 크기가 작아짐에 따라 전하 포획 플래시 메모리 소자 역시 인접 셀 간의 간섭현상과 단채널 효과가 문제를 해결할 필요가 있다. 본 연구에서는 인접 셀 간의 간섭을 최소화 시키기 위하여 metal-oxide-nitride-oxide-silicon (MONOS) 플래시 메모리 소자에 bit-line 방향으로 금속 공간층을 삽입할 구조를 사용하였으며 금속 공간층의 깊이에 따른 전기적 성질을 비교하였다. 게이트 길이는 30 nm, 금속 공간층의 깊이를 채널 표면에서부터 4 nm~12 nm까지 변화하면서 TCAD 시뮬레이션 툴인 Sentaurus를 사용하여 전기적 특성을 계산하였다. 금속 공간층의 깊이가 채널표면에 가까워 질수록 fringing field가 증가하여 드레인 전류가 증가하였고, 금속 공간층의 전기적 차폐로 인해 인접 셀의 간섭현상도 감소하였다. 금속 공간층이 표면에 가까이 위치할수록 전하 저장층을 감싸는 면적이 증가하여 coupling ratio가 높아지기 때문에 subthreshold swing 특성이 향상되었으나, 금속 누설전류가 증가하였다.

• Journal of Advanced Navigation Technology
• /
• v.14 no.4
• /
• pp.521-529
• /
• 2010

In this paper, we propose a new scheduling algorithms in OFDM systems to reduce inter-cell interference. The proposed algorithm applies different subcarrier allocation sequences for different cells which is optimized through integer programming to minimize inter-cell interference. System level simulation is executed to derive the performance of the proposed algorithm. Simulation results show that the proposed scheduling algorithm improves user fairness as well as throughput compared with previous algorithms and therefore improves support of user QoS.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.19 no.5
• /
• pp.1063-1070
• /
• 2015

In this paper, we propose a distributed user scheduling with transmit power control based on the amount of generating interference to other base stations (BSs) in multi-cell multi-input multi-output (MIMO) networks. Assuming that the time-division duplexing (TDD) system is used, the interference channel from users to other cell BSs is obtained at each user. In the proposed scheduling, each user first generates a transmit beamforming vector by using singular value decompositon (SVD) over MIMO channels and reduces the transmit power if its generating interference to other BSs is larger than a predetermined threshold. Each BS selects the user with the largest effective channel gains among users, which reflects the adjusted power of users. Simulation results show that the proposed technique significantly outperforms the existing user scheduling algorithms.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.40 no.10
• /
• pp.1986-1993
• /
• 2015

We investigate the optimal resource and power allocation for device-to-device (D2D) communications in a multicell environment. When D2D links reuse the cellular radio resources, each D2D user will interfere with a cellular link and other D2D links, in its own cell as well as in adjacent cells. Under such situation, we propose a coordinated resource allocation scheme that can handle the intercell interferences as well as the intracell interference. For a given resource allocation, we also formulate a power optimization problem and present an algorithm for finding the optimal solution. The resource and power allocation algorithms are designed to maximize the achievable rate of the D2D link, while limiting the generated interference to the cellular link. The performance of the proposed algorithms is evaluated through simulations in a multicell environment. Numerical results are presented to verify the coordination gain in the resource and power allocation.