• 전자통신동향분석
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• 제16권2호통권68호
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• pp.40-52
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• 2001

본 논문은 반도체 공정이나 설계환경에 무관하게 재사용이 가능하면서 라이센스에 의해 보호되는 전자회로 설계 모듈 IP에 관한 세계적인 표준안들에 대하여 살펴본다. 현재 선진 외국의 반도체, 통신 관련 기업들은 자신들의 기능 모듈을 IP화 하는 데 있어서 1996년에 설립된 IP의 국제 표준화 단체인 VSIA의 표준안에 부합하도록 노력하고 있다. 현재까지 VSIA는 약 1,000페이지에 달하는 13종의 사양서와 표준안 및 기술문서를 개발하였으며, 전세계 200여 개의 회원기관에 공개하고 있다. 이와 같은 표준안들은 모든 회원사들이 제안하는 시스템 통합, 테스트, 혼성신호, 온칩버스, 검증, 보안 등의 표준관련 제안들을 8개의 VSIA DWG에서 심의하여 확정하며 계속적인 보완과 수정 및 추가가 진행되고 있다. 본 고는 가장 최신 버전들을 중심으로 IP의 표준화 동향을 파악 분석하고, 표준안들의 본질을 정의하였으며, VSIA 표준안에 부합 시킬 수 있는 절차를 체계화 함으로 국내의 IP 개발에 일조를 하고자 하였다.

• 한국콘텐츠학회논문지
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• 제7권11호
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• pp.84-93
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• 2007

본 논문은 시스템 버스와 IP로 구성되는 SoC 플랫폼 기반의 설계에서 온칩 버스의 소비 전력을 시스템 레벨에서 빠르고 정확하게 추정하는 방법을 제시한다. 제안된 소비 전력 추정 모델링은 시스템 구조 변화에 따른 버스 시스템의 소비 전력 변화를 직접 예측할 수 있고 이에 따라 시스템 구성을 최적화할 수 있다. 본 논문에서 소비전력 모델링은 크게 두 부분으로 구성된다. 하나는 버스 시스템 구조에 따른 버스 로직들이 사용하는 소비 전력이고, 다른 하나는 데이터 전송시 발생하는 신호 천이에 의한 버스 라인의 소비 전력이다. 본 모델링을 타겟 멀티미디어 SoC인 MPEG 인코더에 적용하여 92% 이상의 정확도를 가짐을 보였다. 제안된 모델링은 고성능/저전력 멀티미디어 SoC 설계에 활용 가능할 것으로 기대된다.

• 정보보호학회지
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• 제16권3호
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• pp.25-33
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• 2006

본 논문에서는 임베디드 시스템 온칩 적용을 위한 통합 보안 프로세서를 SIP(Semiconductor Intellectual Property)로 설계하였다. 각각의 SIP는 VHDL RTL로 모델링하였으며, 논리합성, 시뮬레이션, FPGA 검증을 통해 재사용이 가능하도록 구현하였다. 또한 ARM9과 SIP들이 서로 통신이 가능하도록 AMBA AHB의 스펙에 따라 버스동작모델을 설계, 검증하였다. 플랫폼기반의 통합 보안 SIP는 ECC, AES, MD-5가 내부 코어를 이루고 있으며 각각의 SIP들은 ARM9과 100만 게이트 FPGA가 내장된 디바이스를 사용하여 검증하였으며 최종적으로 매그나칩 $0.25{\mu}m(4.7mm\times4.7mm)$ CMOS 공정을 사용하여 MPW(Multi-Project Wafer) 칩으로 제작하였다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.23-32
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• 2006

다층 고속 디지털 보드에 대한 빠르고 정확한 전압 버스 설계 방법은 정확하고 정밀한 고속 보드에 전원 공급망 설계 방법을 위해 고안되었다. FAPUD는 PBEC(Path Based Equivalent Circuit)모델과 망 합성 방법의 두 중요 알고리즘을 기반으로 구성된다. PBEC 모델 기반의 회로 레벨의 2차원 전원 분배 망의 전기적 값으로부터 lumped 1차원 회로 모델로 간단한 산술 표현들을 활용한다 제안된 PBEC 기반인 회로 단계 설계는 제안한 지역 접근법을 이용해 수행된다. 이 회로 단계 설계는 온칩 디커플링 커패시터의 크기, 오프칩 디커플링 커패시터의 위치와 크기, 패키지 전압 버스의 유효한 인덕턴스를 직접 결정하고 계산한다. 설계 출력에 따라 모든 디커플링 커패시터가 포한된 lumped 회로 모델과 전압 버스의 레이아웃은 FAPUD 방법을 이용한 후 얻을 수 있다. 미세조정 과정에서, I/O Switching에 의해 덧붙여진 Simultaneous Switching Noise(SSN)를 고려한 보드 재 최적화가 수행될 수 있다 이는 전원 공급 잡음에 I/O 동작 효과가 lumped 회로 모델을 가지고 전 동작 주파수 범위에 대해 추산될 수 있기 때문이다. 게다가 만약 설계에 조정이 필요하거나 교체해야 한다면, FAPUD 방법은 다른 전면 설계변경 없이 디커플링 커패시터들을 대체하여 설계를 수정하는 것이 가능하다. 마지막으로 FAPUD 방법은 전형적인 PEEC 기본설계 방법과 비교해 정확하고 FAPUD 방법의 설계 시간은 전형적인 PEEC 기본 설계 방법의 시간보다 10배가 빠르다.

• 전자공학회논문지CI
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• 제41권4호
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• pp.41-49
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• 2004

본 논문은 FPGA 임베디드 기가비트 트랜시버의 테스트에 관한 방법과 측정 결과를 다룬다. 실험에 사용한 디바이스는 Altera 사의 Stratix GX 디바이스로 범용 고속 프로토콜을 지원하는 트랜시버(GXB)이다. 본 논문은 차세대 IO 버스로 대두되는 PCI Express 직렬 프로토콜을 GXB에 구현하였다. PCI Express 규격에 맞게 생성된 GXB 모듈은 타이밍 시뮬레이션을 거쳐 하드웨어 구현과 테스트를 수행하였다. 트랜시버 테스트 방법으로 GXB 내부 블록 테스트, GXB 신호 무결성 테스트, GXB 입출력 버퍼 및 온칩 터미네이션 테스트, GXB 프로토콜 테스트의 네 가지 검증 절차를 거쳤다. 본 논문을 통해 FPGA 임베디드 트랜시버의 설계방법과 테스트 절차, 측정 결과를 제시한다.