• 한국통신학회논문지
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• 제32권5A호
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• pp.503-509
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• 2007

저전력 움직임추정은 휴대용 정보단말의 실시간 비디오 코딩에 필수적이다. 본 논문에서는 전역탐색 블록정합 방식을 적용한 저전력 움직임추정 알고리즘과 이를 1차원 배열의 VLSI로 구현한 하드웨어 구조를 제안한다. 전역 탐색 블럭정합 방법의 전력소비의 주원인은 많은 연산량과 탐색영역의 프레임 데이터를 호출하는 횟수가 많다는 점이다. 본 논문에서는 두 개의 인접한 참조블럭의 움직임추정 연산을 동시에 병렬로 수행하여 탐색영역의 메모리 호출횟수를 감소시켰으며, 움직임추정시 결과에 영향을 미치지 않는 불필요한 연산을 제거하였다. 제안된 움직임추정 알고리즘을 1차원 PE (processing element) 배열구조의 VLSI로 구현하여 실험한 결과, 제안된 움직임추정기는 기존의 저전력 움직임추정기에 비해 9.3%의 소비전력 감소와 2배 정도의 속도향상이 있음을 확인하였다.

• 전자공학회논문지
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• 제52권3호
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• pp.75-81
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• 2015

본 논문에서는 고속 데이터 전송을 위한 OFDM 시스템에 적용 가능한 고속 FFT 프로세서를 제안하였다. 8개의 병렬 경로를 가지는 MDC 파이프라인 고속 FFT 프로세서를 제안한다. 제안하는 구조는 연산과 하드웨어의 최적화를 위해 radix-$2^6$ 알고리즘에 기반하고 있다. 하드웨어 복잡도를 감소시키기 위해서 상수 곱셈기와 교환기 구조를 제안하고 새로운 스케즐링 기법을 적용하였다. 제안하는 FFT 프로세서는 새로운 구조를 적용해 지연 소자와 연산 사이클의 증가 없이 복소 곱셈기 및 연산복잡도를 감소시킬 수 있다. 또한 최적화한 twiddle factor $W_{64}$ 상수 곱셈기는 기존 복소 booth 곱셈기에 비해 65%만의 하드웨어 복잡도를 보였다. 설계한 FFT 프로세서는 Verilog HDL로 모델링하여 IBM 90nm 공정으로 합성하였으며 $0.27mm^2$의 면적과 388MHz의 주파수에서 2.7 GSample/s를 보이고 있다.

• 대한전자공학회논문지SD
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• 제44권5호
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• pp.58-65
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• 2007

휴대용 단말기에서의 멀티미디어 정보의 이용이 일반화 되면서 동영상 압축 등의 데이터 처리를 위한 연산량이 크게 증가하고 있다. 특히, 휴대용 단말기에서의 소모 전력 감소와 실시간 처리를 위한 다양한 연구가 진행되고 있다. 본 연구에서는 H.264 인코더에서 67% 이상의 많은 연산량을 차지하는 움직임 추정기를 새로운 구조로 설계하였다. 근사적인 SAD를 사용하여 움직임을 예측하고 Alternative Row Scan (ARS) 방법을 개발하였으며, DAU, FDVS 알고리즘을 사용하여, JM8.2에 제시된 다중 프레임 움직임 추정보다 연산량을 평균적으로 75%이상 감소시켰다. 또한, 다중 프레임 움직임 추정에서의 적절한 참조 프레임 수와 참조 프레임 블록의 크기를 결정하여 연산량을 감소시키면서도 화질 열화가 거의 없도록 하였다. iPROVE 검증툴을 사용하여 하드웨어/소프트웨어 Co-Simulation을 수행하여 제안한 움직임 추정기가 정상 동작함을 확인하였으며, 50MHz에서 30 CIF frames/sec가 처리됨을 확인하였다.

• 한국산학기술학회논문지
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• 제12권4호
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• pp.1867-1875
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• 2011

이 논문에서는 저면적 256-point FFT 구조를 제안한다. 저면적 구현을 위하여 CSD(Canonic Signed Digit) 곱셈기 방식을 채택하여 구현하였다. CSD 곱셈기 방식을 효율적으로 적용하기 위해서는 곱셈연산의 가지 수가 적어야 하는데, 여러 알고리즘을 조사한 결과 Radix-$4^2$ 알고리즘이 곱셈연산의 가지 수가 적음을 발견하였다. 따라서 제안 구조는 Radix-$4^2$ DIF 알고리즘과 CSD 곱셈기 방식을 사용하였다. 즉 Radix-$4^2$ 알고리즘을 사용하여 4개의 스테이지에서 사용되는 곱셈연산의 가지 수를 최소화한 후에 각각의 곱셈연산 블록은 CSD 곱셈기를 사용하여 구현하였다. CSD 곱셈기 구현에서 공통패턴을 공유하여 덧셈기의 수를 줄일 수 있는 CSS(Common Sub-expression Sharing) 기술을 사용하여 구현면적을 더욱 감소시켰다. 제안된 FFT 구조를 Verilog-HDL 코딩 후 합성하여 구현한 결과, Radix-4를 사용한 구조와 비교하여 복소 곱셈기 부분의 29.9%의 cell area 감소를 보였고 전체적인 256-point FFT 구조에 대한 비교에서는 12.54% cell area 감소를 보였다.

• 공학논문집
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• 제2권1호
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• pp.31-37
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• 1997

본 논문에서의 ALU는 덧셈, 뺄셈, 1증가, 1 감소, 2의 보수 등의 산술 연산을 수행하는 산술 연산 회로, 논리합, 논리곱, 배타논리합, 부정과 같은 논리 연산을 수행하는 논리 연산 회로, 쉬프트 연산 및 산술 혹은 논리 연산 회로의 연산 결과를 데이터 버스로 전송하는 기능을 담당하는 쉬프터로 구성되며, 이러한 기본적인 ALU 기능과 관련된 명령어는 Z80 명령어에서 추출하여 ALU의 내부 회로를 설계하였고, 이 설계된 회로를 그래픽 화면으로 구성하여 데이터의 연산이 ALU 내부에서 어떤 과정과 경로를 거쳐 수행되는 가를 비트 및 논리 게이트 단위까지 처리하여 ALU 구조와 단계별 연산 과정을 그래픽 형태로 학습하는 교육 시스템이다.

• 한국멀티미디어학회논문지
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• 제12권2호
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• pp.165-177
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• 2009

센서노드(sensor node)에서의 데이터 기록을 위해 NAND 플래시 메모리 기반의 임베디드 데이터베이스 시스템이 널리 사용되고 이다. 플래시 메모리의 쓰기 및 삭제연산은 읽기 연산에 비해 시간이 많이 소모되고 기억 소자를 마모시킨다. 따라서 이러한 연산들을 줄이는 것은 데이터베이스 시스템의 성능 향상과 메모리의 수명 증대 측면에서 중요하다. 본 논문에서는 이를 위해 지연쓰기 기법을 제안한다. 이 기법은 데이터페이스 페이지의 갱신 영역을 별도의 지연쓰기 레코드로 저장하여 데이터베이스 페이지 쓰기를 줄임으로써 플래시 메모리에 대한 쓰기연산과 삭제 연산을 감소시킨다. 따라서 제안하는 기법은 데이터 기록의 비중이 높은 센서노드 데이터베이스 시스템의 성능을 높이고 플래시 메모리의 수명을 늘리게 된다.

• 전기전자학회논문지
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• 제3권2호
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• pp.276-284
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• 1999

본 논문에서는 높은 자릿수를 이용하는 고속나눗셈 연산기의 성능을 향상시키는 한 방편으로, 나눗셈 연산시에 영역변환상수를 계산하지 않고 직접 검색테이블에 저장하는 방법을 제시하고자 한다. 그리고 영역변환상수 검색테이블의 크기를 줄이기 위하여 영역변환상수의 범위를 분석하여서 검색테이블의 크기를 일차적으로 줄였고, 범위를 분석한 영역변환상수를 두 개의 검색테이블로 구성하여서 이차적으로 크기를 줄었다. 제기된 방법론은 검색테이블의 크기를 줄이면서 나눗셈 연산기의 연산순환주기를 한 단계 낮출 수 있고, 연산순환주기를 감소하기 위한 기본 자릿수 선택시에 매우 유리하기 때문에 추후 다양한 응용이 기대된다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (3)
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• pp.44-47
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• 1998

나눗셈 알고리즘은 다른 덧셈이나 곱셈 알고리즘과 비교하여 복잡하고, 수행빈도수 적다는 이류로 그 동안 고속 나눗셈의 하드웨어 연구는 활발하지 않았다. 그러나 멀티미디어의 발전으로 고속 나눗셈의 필요성 및 전체적인 수행 시간 향상을 위해 고속 나눗셈 연산기의 중요성은 더욱 부각되고 있다. 그러나 칩의 크기는 제작 단가와 깊은 관련이 있기 때문에 고속 나눗셈 연산기를 칩으로 제작할 때 요구되는 성능과 비용을 만족하기 위한 적절한 분석이 필요하다. 본 논문은 자릿수 순환(Digt Recurrence) 알고리즘에서 속도가 빠른 높은 자릿수 이용(Very-High Radix) 알고리즘을 기반으로 최적화된 자릿수 (Radix) 범위를 제시하였다. 그리고 변환요소 (Scaling Factor)를 전처리(Pre-processing)하여 연산의 주기를 감소하고, 크기의 문제를 해결하기 위해서 상수표 대신 제어(Control)방법으로 값을 구하는 방법을 설계하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2005년도 춘계학술대회 학술발표 논문집 제15권 제1호
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• pp.437-440
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• 2005

본 논문에서는 고속의 적웅 지각 필터에서 잡음 과추정으로 인해서 발생하는 불필요한 반복 계산 및 결과 신호의 SNR 성능 저하를 개선시키는 방법을 제안한다. 적응 지각 필터를 고속연산이 가능하도록 개선하는 과정에서 시간적인 측면에서는 많은 성능의 개선이 있었지만 음질 개선 과정에서 과추정된 잡음의 적용에 의한 성능 저하가 발생하였다. 제안하는 시스템에서는 적웅 지각 필터의 임계값을 조정하고, 임계값이외에 발생하는 잡음 과추정에 대해서 실험적으로 필터 반복 연산량 제한을 통해 향상된 결과를 얻었다. 이 시스템에서 필터 반복 연산량은 입력 구간의 신호에 따라 적응적으로 제한된다. 제안된 알고리즘의 개선 확인을 위해서 감소된 반복 연산량과 SNR 개선량을 측정하여 기존의 방법과 비교하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 D
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• pp.2513-2515
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• 2001

본 논문에서는 유한비트 근사화를 통하여 고정소수점 연산을 이용하여 DCT구현시 발생하는 오차 영향에 대한 해석을 수행하였다. 고정소수점 연산을 위해서는 유한 비트 근사화를 실시하여야 하는데 이 과정에서 수치 표현범위의 제약으로 인한 오차가 발생하게 되고, 특히 순환 연산구조를 가지는 DCT등의 알고리즘 구현시 급격한 성능의 감소를 가져오게 된다. 본 논문에서는 순환 연산식을 유한비트 근사화를 통하여 구현시 발생되는 에러에 대한 분석을 수행하고, 해석식을 도출하였다.