• Proceedings of the Korea Information Processing Society Conference
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• 2012.11a
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• pp.668-671
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• 2012

본 논문에서는 차세대 비디오 압축 표준인 HEVC(High Efficiency Video Coding) 복호기의 연산량과 하드웨어 면적을 감소시키기 위하여 화면내 예측 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 공통 수식에 대한 연산을 공유하는 공유 연산기를 사용하여 연산량 및 연산기 개수를 감소시키고, $4{\times}4$ PU와 $64{\times}64$ PU의 필터링 수행 여부에 대한 연산을 수행하지 않고 나머지 PU에 대해서는 LUT를 이용하여 연산을 수행하기 때문에 연산량 및 연산 시간을 감소시킨다. 또한 하나의 공통 연산기만을 사용하여 예측 픽셀을 생성하기 때문에 하드웨어 면적이 감소한다. 제안하는 구조를 TSMC 0.18um 공정을 이용하여 합성한 결과 최대 동작 주파수는 100MHz이고, 게이트 수는 140,697이다. $4{\times}4$ PU를 기준으로 제안하는 구조의 처리 사이클 수는 11 사이클로 기존 구조 대비 54% 감소하였고, 16개 참조 픽셀의 필터링 처리를 기준으로 제안하는 구조의 덧셈 연산기 개수는 37개로 표준 draft 6에 비해 22.9% 감소하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.17 no.5
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• pp.1203-1212
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• 2013

In this paper, an intra prediction hardware architecture is proposed to reduce computational complexity of intra prediction in HEVC decoder. The architecture uses shared operation units and common operation units and adopts a fast smoothing decision algorithm and a fast algorithm to generate coefficients of a filter. The shared operation unit shares adders processing common equations to remove the computational redundancy. The unit computes an average value in DC mode for reducing the number of execution cycles in DC mode. In order to reduce operation units, the common operation unit uses one operation unit generating predicted pixels and filtered pixels in all prediction modes. In order to reduce processing time and operators, the decision algorithm uses only bit-comparators and the fast algorithm uses LUT instead of multiplication operators. The proposed architecture using four shared operation units and eight common operation units which can reduce execution cycles of intra prediction. The architecture is synthesized using TSMC 0.13um CMOS technology. The gate count and the maximum operating frequency are 40.5k and 164MHz, respectively. As the result of measuring the performance of the proposed architecture using the extracted data from HM 7.1, the execution cycle of the architecture is about 93.7% less than the previous design.

• Journal of KIISE
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• v.43 no.5
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• pp.541-552
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• 2016

This paper introduces the new notions of conjunctive and complement choices in process algebra, which reduce both process and system complexities significantly for distributed mobile real-time system during specification and analysis phases. The complement choice implies that two processes make cohesive choices for their synchronous partners at their own choice operations. The conjunctive choice implies choice dependency among consecutive choice operations in a process. The conjunctive choice reduces process complexity exponentially by the degree of the consecutive choice operations. The complement choice also reduces system complexity exponentially by the degree of the synchronous choice operations. Consequently, the reduction method makes the specification and analysis of the systems much easier since the complexity is reduced significantly. This notion is implemented in a process algebra, called ${\delta}$-Calculus. The efficiency and effectiveness are demonstrated with an example in a tool for the algebra, called SAVE, which is developed on ADOxx platform.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.13 no.6
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• pp.568-574
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• 2020

In this paper, we propose a method to reduce the square root computation having high computation complexity in Canny edge detection algorithm using image processing. The proposed method is to reduce the number of operation calculating gradient magnitude using pixel's continuity using make a specific pattern instead of square root computation in gradient magnitude calculating operation. Using various test images and changing number of hole pixels, we can check for calculate match rate about 97% for one hole, and 94%, 90%, 88% when the number of hole is increased and measure decreasing computation time about 0.2ms for one hole, and 0.398ms, 0.6ms, 0.8ms when the number of hole is increased. Through this method, we expect to implement low power embedded vision system through high accuracy and a reduced operation number using two-hole pixels.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1998.12a
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• pp.137-147
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• 1998

RSA 암호 시스템에서 512비트 이상의 큰 정수 소수의 모듈라 멱승 연산이 필요하기 때문에 효율적인 암호화 및 복호화를 위해서는 모듈라 멱승 연산의 고속 처리가 필수적이다. 따라서 본 논문에서는 몫을 추정하여 모듈라 감소를 실행하고 carry-save 덧셈과 중간 곱의 크기를 제한하는 interleaved 모듈라 곱셈 및 감소 기법을 이용하여 모듈라 멱승 연산을 수행하는 고속 모듈라 멱승 연산 프로세서를 논리 자동 합성 기법을 바탕으로 하는 탑다운 선계 방식으로 VHDL을 이용하여 모델링하고 SYNOPSIS 툴을 이용하여 합성 및 검증한 후 XILINX XC4025 FPGA에 구현하여 성능을 평가 및 분석한다.

• Proceedings of the KAIS Fall Conference
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• 2011.12b
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• pp.434-437
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• 2011

본 논문에서는 H.264/AVC 복호기의 성능을 향상시키기 위해 병렬 역양자화 구조와 역변환 구조를 제안한다. 제안하는 역양자화 구조는 공통 연산기를 사용하여 계산 복잡도를 감소시키고, 4개의 공통연산기를 사용하여 역양자화 수행 사이클 수를 1 사이클로 감소시킨다. 제안하는 역변환 구조는 4개의 변환 연산기를 사용하여 역변환 연산을 수행하는데 2 사이클이 소요된다. 또한 제안하는 구조는 역양자화 연산과 수평 역변환 연산을 동시에 수행하는 병렬 구조를 채택하여 역양자화 및 역변환 수행 사이클 수를 2 사이클로 감소시킨다. 제안하는 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하여 합성한 결과 1.5MHz의 동작 주파수에서 게이트 수는 14,173이고, 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 38.74% 향상되었다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06b
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• pp.385-387
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• 2006

본 논문에서는 Cubic Convolution 보간 알고리즘을 변형하여 연산량을 감소시키고 에지를 강조하는 보간 알고리즘을 제안한다. 제안된 알고리즘은 디지털 영상의 확대 또는 축소에 필요한 연산량을 줄이기 위해 두가지 방법을 사용하였다. 기존의 Cubic Convolution 알고리즘의 고차항의 가중치 연산을 일차원으로 변환하였다. 인접한 픽셀의 차이값을 사용하여 Bilinear 알고리즘을 제한적으로 적용하였다. 제안된 알고리즘의 화질 평가를 위해 원영상의 확대-후-축소와 축소-후-확대를 하여 RMSE를 사용하였고, 연산량을 평가하기 위해 픽셀별 곱셈기와 덧셈기를 기존의 알고리즘과 비교하였다. 시뮬레이션 결과 기존 Cubic Convolution 알고리즘보다 연산량이 감소하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2013.11a
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• pp.176-177
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• 2013

최신 비디오 부호화 표준인 HEVC는 종래의 H.264/AVC에 비해 높은 부호화 효율을 달성하는 반면, 연산 복잡도 또한 크게 증가하여, 제한된 자원을 가진 휴대 단말에서 고화질 및 고해상도 영상의 실시간 복원이 어려운 문제점이 있다. 이러한 문제를 해결하기 위해, 본 논문에서는 HEVC 복호화기의 연산 복잡도를 감소시키기 위한 저 복잡도의 움직임 보상 기술을 제안한다. 제안 방법은 참조 픽셀 간의 유사성을 측정하여, 유사성이 높은 예측 단위에 대해 간략한 보간 필터를 적용함으로써 HEVC 복화기의 연산 복잡도를 감소시킨다. 실험 결과를 통해 제안 방법은 HEVC 복호화기의 연산 복잡도를 최대 13.5%를 감소시킬 수 있으며, 그에 따른 화질 열화는 약 0.48 dB로 크지 않는 것을 확인하였다. 뿐만 아니라, 제안 방법은 임계값의 조절을 통해 연산 복잡도 조절 복호화기의 실현 가능성을 확인할 수 있었다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.10c
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• pp.287-290
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• 2006

플래시 메모리는 동작 특성상 메모리 영역에 대한 덮어쓰기(overwrite)가 불가능하고 메모리 쓰기를 위해서는 삭제(erase) 연산을 반드시 먼저 수행해야 한다. 삭제 연산은 읽기 연산에 비해 많은 시간이 소요되므로 될수록 줄이는 것이 플래시 메모리의 수행 성능 향상에 유리하다. 본 논문에서는 플래시 메모리에 대한 삭제 횟수를 줄이기 위해 데이터베이스 페이지에 대한 쓰기 연산을 지연하는 지연쓰기 기법을 제안한다. 이 기법은 페이지에 대한 갱신이 일어날 때 페이지캐시 내의 해당 페이지에 대해서는 갱신을 수행하되 그것을 유발한 레코드 연산(레코드 삽입, 갱신, 삭제)은 별도의 지연쓰기 큐에 기록한다. 그리고 레코드 연산이 지연쓰기 큐에 저장되어 있는 동안에는 해당 페이지에 대한 갱신은 보류한다. 만약 해당 페이지를 다시 읽어야할 필요가 있을 때에는 지연 쓰기 큐에 저장된 갱신 정보와 병합하여 갱신된 페이지를 페이지 캐시에 적재한다. 이는 갱신되는 페이지의 개수와 단일 페이지에 대한 갱신 횟수를 감소시키는 효과를 가져온다. 따라서 플래시 메모리의 삭제 및 쓰기 연산을 감소시켜 데이터베이스 시스템의 수행성능을 향상시키게 된다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04b
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• pp.67-69
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• 2002

여러 사이트에서 구축된 공간 데이터를 효율적으로 관리 및 공유하기 위해서는 대용량의 정보를 처리할 수 있는 분산 공간 데이터베이스 시스템의 사용이 필수적이다. 이러한 분산 공간 데이터베이스 시스템상에서의 분산 공간 죠인 질의는 공간 데이터의 대용량성과 그 복잡성으로 인하여 공간 연산의 지펴져 부하와 네트워크상의 전송 부하를 발생시킨다. 이러한 문제를 해결하기 위해 세미죠인 기반의 공간 죠인 기법들이 제안되었으나 공간 죠인 연산을 특정 서버에서만 수행하여 병목현상을 발생시키기 때문에 결국 질의 처리시간이 증가된다. 본 논문은 이러한 분산 공간 데이터베이스 시스템에서 수행 비용이 많이 드는 원격 사이트간의 공간 죠인 연산에 대해 R+-tree 공간 색인을 사용하여 병렬적으로 수행하는 기법을 제안한다. 본 기법은 R+-tree 공간 색인을 이용하여 공간 죠인 연산의 대상이 되는 릴레이션들을 중첩이 없는 두개의 릴레이션들로 분할한 후 질의 수행에 참여하는 두 서버에 죠인 연산을 분배하고 병렬적으로 처리하여 결과들을 병합한 다음 클라이언트에게 전송만다. 본 기법은 릴레이션을 분할하여 각 서버에서 공간 죠인 연산을 병렬적으로 처리하므로 처리 비용을 절반으로 감소시키며. R+-tree의 영역에 해당하는 객체들만 죠인 연산에 참여하게 함으로써 네트워크 전송 비용을 감소시킨다