• Proceedings of the Korean Information Science Society Conference
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• 2004.04a
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• pp.586-588
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• 2004

트랜스코딩에 관련된 연구들은 비디오 스트리밍에 대한 품질관련 연산들을 제공해 주었으나 트랜스코딩 과정에서 발생하는 연산지연과 전송지연에 대한 고려가 부족하였다. 또한 비디오 스트리밍에 대한 캐슁기법과 관련된 연구들은 비디오 스트리밍 서버와 클라이언트 사이의 전송지연을 줄여주는 장점을 제공하는 반면, 트랜스코딩과의 협업을 위한 연동들은 드물었다. 본 논문에서는 대역폭이 유선망에 비해 상대적으로 빈약한 무선망 채널을 통해 연속적인 비디오 스트리밍 서비스를 제공하는 과정 중에 발생하는 전송지연과 연산지연을 동시에 극복할 수 있도록 해주는 통합 시스템 아키텍처와 캐슁 알고리즘을 제안한다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.10c
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• pp.287-290
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• 2006

플래시 메모리는 동작 특성상 메모리 영역에 대한 덮어쓰기(overwrite)가 불가능하고 메모리 쓰기를 위해서는 삭제(erase) 연산을 반드시 먼저 수행해야 한다. 삭제 연산은 읽기 연산에 비해 많은 시간이 소요되므로 될수록 줄이는 것이 플래시 메모리의 수행 성능 향상에 유리하다. 본 논문에서는 플래시 메모리에 대한 삭제 횟수를 줄이기 위해 데이터베이스 페이지에 대한 쓰기 연산을 지연하는 지연쓰기 기법을 제안한다. 이 기법은 페이지에 대한 갱신이 일어날 때 페이지캐시 내의 해당 페이지에 대해서는 갱신을 수행하되 그것을 유발한 레코드 연산(레코드 삽입, 갱신, 삭제)은 별도의 지연쓰기 큐에 기록한다. 그리고 레코드 연산이 지연쓰기 큐에 저장되어 있는 동안에는 해당 페이지에 대한 갱신은 보류한다. 만약 해당 페이지를 다시 읽어야할 필요가 있을 때에는 지연 쓰기 큐에 저장된 갱신 정보와 병합하여 갱신된 페이지를 페이지 캐시에 적재한다. 이는 갱신되는 페이지의 개수와 단일 페이지에 대한 갱신 횟수를 감소시키는 효과를 가져온다. 따라서 플래시 메모리의 삭제 및 쓰기 연산을 감소시켜 데이터베이스 시스템의 수행성능을 향상시키게 된다.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.1
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• pp.9-23
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• 1999

병렬 그래프 감축 모델에 있어서 투기적 연산(speculative evaluation)모델은 병렬성을 증가시키지만 불필요한 연산으로 인해 자원을 낭비할 수 있다. 투기적 태스크가 람다 연산식을 WHNF(Weak Head Normal Form)로 감축할 때, 대치과정은 그래프를 증가시킬 수 있고, 많은 복사과정을 요구할 수 있다. 이러한 투기적 태스크는 나중에 불필요한 연산이 될 수있고 이 경우 이러한 투기적 태스크에서 발생한 다른 모든 투기적 태스크들을 종료해야 하는 부담이 있다. 또한 불필요하게 된 복사과정으로 인한 기억 공간을 재사용이 가능한 상태로 만들어 주어야 한다. 본 논문은 WHNF 또는 HNF 로 감축할 대 발생할수 있는 불필요한 대치과정으로 인한 오버헤드를 줄이기 위해 대치과정이 지연된 람다 연산식 형태 (DSF : Deferred Substitution Form)를 제안한다. 이 형태는 대치과정을 필수적 태스크(mandatory task)가 수행될 때 까지 지연시키기 위한 람다 연산식 형태이다. 대치과정이 지연된 람다 연산식 형태로의 감축을 수행하는 투기적 태스크에서 , 대치과정이 존재하지 않기 때문에 그래프의 크기가 증가하지 않고 또한 복사과정을 요구하지 않는다. 따라서 연산식에 대한 대치과정이 지연된 람다 연산식 형태로의 감축이 불필요하게 된 경우 부담이 줄어들게 된다. 아울러 병렬성을 증가시키기 위한 연산모델을 제안한다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.538-540
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• 2004

본 연구는 컴퓨터 연산을 위한 하드웨어 설계에서 고성능 연산에 사용되는 케리-세이브 가산기 (Carry-save adder) 합성에 관한 연구이다. 기존의 연구에서는, 연산 합성 문제와 합성된 연산의 배치 문제를 두개의 연속된 독립된 두개의 문제로 간주하고 풀었지만, 본 연구에서는 연산 합성 과정에서 연산 배치를 고려한 통합된 방법을 제시하여 전체적인 최적화된 결과를 얻었다. 연결선 상에서의 전력 소모나 지연시간이 점점 더 중요해지는 시스템-온-칩 (system-on-chip) 설계에서 본 연구의 통합적인 설계 방법은 매우 긴요하며 앞으로 효과적으로 이용될 수 있을 것이다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2010.11a
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• pp.30-33
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• 2010

본 논문에서는 연산에 의해 디지털 홀로그램(computer-generated hologram, CGH)을 생성할 때 많은 계산량으로 속도가 지연되는 문제를 해결하기 위해 연산식을 수정하고 이를 하드웨어로 구현한다. 기존에 제시된 CGH 연산 알고리즘에 비해 제안한 알고리즘은 디지털 홀로그램의 완벽한 병렬처리가 가능하게 하여 속도지연의 문제를 해소한다. 구현 결과 하드웨어가 주어진다면 최대 3사이클에 한 광원으로부터의 홀로그램성분 전체를 연산할 수 있고, 파이프라인 기법을 사용하면 두 사이클의 지연시간 후 매 사이클마다 한 광원에 대한 홀로그램 연산결과를 얻을 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10b
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• pp.25-27
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• 2001

진화 알고리즘에서 고려할 사항 중 하나는 문제와 관련 있는 진화연산 즉, 교배 연산과 돌연변이 연산을 정의하는 것이다. 일반적으로 교배 연산은 두 개체의 정보를 교환하는 재조합 연산으로써 진화의 속도를 촉진시키는 역할을 하고 돌연변이 인산은 개체집단의 다양성 을 유지시키는 역할을 한다. 그러나 이러한 진화연산자는 확률에 근거하여 모든 개체에 적용되는 맹목적인 연산이 가질 수 있는 진화시간 지연의 문제점을 갖는다. 본 논문에서는 맹목적 진화연산에 의한 진화 시간 지연을 해결하기 위해 휴리스틱 연산을 제안한다. 휴리스픽 연산은 문제의 특성에 맞지 않는 개체에만 적용되는 연산으로 진화 시간을 단축시킬 수 있다. 따라서 이러한 휴리스틱 연산의 타당성을 확인하기 위해 본 논문에서는 진화 알고리즘을 이용하여 최적의 클러스터 위치와 개수를 자동으로 찾아주는 문제에 클러스터의 특성을 고려한 휴리스틱 연산인 합병연산과 분할연산 그리고 K-means연산을 정의하여 다차원 실험데이터로 실험한 결과를 보이고 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.16-18
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• 2004

자원제공자 컴퓨팅(Volunteer Computing) 환경에서 자원제공자의 연산에 대한 참여(join) 및 이탈(leave), 결함 등의 동적인 연산 수행 특성을 고려한 스케줄링 기법은 안정적인 연산 수행을 지원하는 시스템의 설계에 있어서 중요한 고려사항이다. 기존의 자원제공자 컴퓨팅 연구에서는 자원제공자의 자유로운 연산 참여와 이탈 및 연산 수행 중 일시적인 연산 중단 등의 휘발성(volatility)을 고려한 결함 포용적 스케줄링 기법이 없어 연산 수행 중에 빈번한 중단이 발생하고, 연산 수행 시간이 지연된다. 본 논문에서는 이러한 자원제공자의 휘발성으로 인해 발생되는 문제를 해결하기 위해 자원제공자 컴퓨팅 환경에 부합하는 다양한 가용성(availability)을 정의, 분류하고, 공헌도(Contribution Rate) 기반 차별화 스케줄링 기법을 제안한다. 공헌도 기반 차별화 스케즐링 기밥은 헌신도(Dedication Rate)와 능력도(Faculty Rate)를 이용하여 주어진 작업량에 적합한 연산 수행 능력을 가지는 자원제공자를 선출하여 작업을 할당하고, 결함이 발생할 경우에는 결함의 종류에 따라 유연하게 대처하여 불안정한 자원 제공과 연산 중단 현상을 완화시킨다 이로써, 연산 수행에 대한 완료성과 신뢰성을 향상시켜 연산 지연 및 전체 연산 수행 시간을 단축시킨다.

• Journal of Korea Multimedia Society
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• v.12 no.2
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• pp.165-177
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• 2009

Embedded database systems (EDBMS) based on NAND flash memories are widely adopted for logging data on sensor nodes. Since write and erase operations of a flash memory are time consuming compared to read operations and wear memory cells, it is important to reduce these operations to enhance the EDBMS performance and to extend the memory life. In this paper, we propose a delayed write scheme to archive this goal. Proposed scheme stores updated parts of database pages into delayed write records to reduce the database page writes. By doing that, it decreases write and erase operations on a flash memory. Therefore, the proposed scheme enhances the logging performance of a write-intensive EDBMS on a sensor node and extends the flash memory life.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.16 no.8
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• pp.5579-5585
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• 2015

In FFT(Fast Fourier Transform) implementation, DIT(Decimation-In-Time) and DIF (Decimation-In-Frequency) methods are mostly used. Among them, various DIF structures such as Radix-2/4/8 algorithm have been developed. Compared to the DIF, the DIT structures have not been investigated even though they have a big advantage producing a sequential output. In this paper, a butterfly structure for DIT Radix-8 algorithm is proposed. The proposed structure has smaller latency time because of Radix-8 algorithm in addition to the advantage of the sequential output. In case of 4096-point FFT implementation, the proposed structure has only 4 stages which shows the smaller latency time compared to the 12 stages of Radix-2 algorithm. The proposed butterfly can be used in FFT block required the sequential output and smaller latency time.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11b
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• pp.995-998
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• 2002

여러 내장형 시스템에 탑재되는 암호모듈의 구현에 있어, 공개키 알고리즘을 위한 ECC 연산의 지연시간을 단축시키기 위해 유한체 연산은 하드웨어로 구현되는 경우가 많다. 그 중에서도 역원 연산은 지연시간 및 전력 소모, 또한 회로 면적에 있어 가장 주요한 부분을 차지하기 때문에 보다 효율적으로 구현하는 것이 필요하다. 본 논문에서 우리는 효율적인 역원 연산, 즉 작은 회로의 역원기를 위한 하드웨어의 구조를 제안한다. 실험에서, 우리가 구현한 구조는 기존에 주로 쓰이는 Modified Inverse Algorithm의 구현에 비해 비슷한 지연시간을 가지면서 회로 면적에 있어 큰 감소를 보이며 이는 스마트 카드 뿐 아니라 여러 mobile 내장형 시스템에 광범위하게 쓰일 수 있다.