• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 봄 학술발표논문집 Vol.28 No.1 (A)
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• pp.541-543
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• 2001

일정 수준의 시스템 성능을 제공하기 위해 다수의 서버를 클러스터로 연결하여 동시에 가동할 경우, 서버의 가동 대수가 증가함으로 인해 발생하는 가용도 저하 문제를 해결해야 하며, 이를 위해서는 시스템의 성능 변화를 반영할 수 있는 가용 성능에 대한 명확한 정의가 요구된다. 본 논문에서는 비용 효율적인 결함허용을 위해 n 대의 주서버가 k 대의 여분서버로 구성된 클러스터 시스템에서 대기시간을 일정 수준이하로 만족시키는 새로운 가용도 척도에 근거한 최적 여분 서버 수를 계산하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2003년도 추계학술발표논문집 (상)
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• pp.397-400
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• 2003

TMR(Triple Modular redundancy)은 공간여분(W/H 및 S/W)을 정적으로 활용하는 가장 간단한 구조를 지닌 대표적인 고장포용 기법중의 하나이다. TMR 구조 고장시 TMR 시스템 고장복구를 위해 잘못된 결과를 가지고 있는 프로그램의 일부분을 재실행 또는 프로그래밍 전체를 재시작하는 기법을 적용하는 것은 일반적으로 상당한 시간을 필요로 한다. 이러한 단점을 극복하기 위해 본 논문에서는 TMR 고장을 효과적으로 복구하기 위해 또 다른 형태의 시간여분 기법인 rollback과 rol1-forward 기법에 checkpoint들을 적용하여 처리하는 시간 및 공간여분을 혼용하는 기법을 제안하였다.

• 정보처리학회논문지A
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• 제13A권5호
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• pp.421-428
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• 2006

본 논문에서는 복잡해져 가는 제어 컴퓨터의 높은 신뢰성 확보를 위해 시간 여분(time redundancy)의 일종인 재실행과 rollback 기법을 TMR 구조에 적절하게 혼용하는 방법을 제안한다 재실행과 rollback 기법은 약간의 추가 시간만으로 재구성(reconfiguration) 없이도 일시적인 결함(fault)에 의해 발생한 TMR 고장(failure)의 회복을 위해 상호 보완적으로 사용될 수 있다. 이를 위해 고장 검출시 가능한 모든 시스템의 고장상태 확률을 추정하였으며, 이를 바탕으로 전체 작업의 평균 실행시간이 최소가 되는 최적의 재실행과 rollback 횟수를 유도하였다. 또한 제안된 방법과 다른 고장회복 기법을 적용했을 때의 평균 실행 시간을 정량적으로 비교하여 그 우수성을 검증하였다.

• 전기의세계
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• 제46권9호
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• pp.15-22
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• 1997

본 논문은 고장포용 시스템에서 고려되는 결함, 오류 및 고장의 개념과 특성을 살펴보고, 고장에 대한 강인성을 부가하기 위한 공간 여분(spatial redundancy) 및 시간 여분(time redundandy)을 바탕으로 다양한 고장포용의 설계 기법을 설명하며, 또한 고장포용 시스템의 성능을 평가하기 위한 다양한 기준중 확률적 접근방식에 바탕을 둔 신뢰도(reliability)와 가용성(availability), 그리고 유지성(maintainability)에 대해 설명한다. 또한, 고장포용기법의 연구용 목적으로 개발되어 일부는 실제 활용되고 있는 대표적인 고장포용 시스템들인 FTMP[3], STAR[4], SIEF[5], C.vmp[6] 등에 대해서 간단히 살펴보도록 하겠다.

• 전기전자학회논문지
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• 제19권3호
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• pp.378-384
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• 2015

기존의 HEVC 코어 역변환기에서는 동일한 시간에 동일한 수의 화소를 처리하기 위해서 $2n{\times}2n$ 역변환기에 여분의 $n{\times}n$ 역변환기를 추가하여 한 개의 $2n{\times}2n$ 역변환기 또는 두 개의 $n{\times}n$ 역변환기로 동작하게 하였으나 여분의 $n{\times}n$ 역변환기 때문에 하드웨어 크기가 증가하는 단점이 있다. 이러한 문제점을 해결하기 위해 곱셈기를 재사용하여 여분의 $4{\times}4$ 역변환기를 없앤 새로운 $8{\times}8$ HEVC 코어 역변환기 구조가 제안되었으며, 본 논문에서는 이를 확장한 $16{\times}16$ HEVC 코어 역변환기 구조를 제안한다. 제안하는 $16{\times}16$ HEVC 역변환기는 $4{\times}4$ 역변환, $8{\times}8$ 코어 역 변환, $16{\times}16$ 코어 역변환에서 프레임 처리 시간이 모두 동일하며, 여분의 역변환기를 사용하는 아키텍쳐에 비해 게이트 수를 13% 줄일 수 있다.

• 한국정보처리학회논문지
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• 제6권1호
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• pp.216-224
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• 1999

날로 더욱 복잡해지는 제어 컴퓨터의 고 신뢰성 확보를 위해 시간여분(time redundancy)의 일종인 rollback과 roll-forward 기법 등을 TMR 구종에 적절하게 혼용하는 두 가지 방법을 제안한다. Rollback과 roll-forward 기법은 약간의 추가시간만을 사용하여 재구성(reconfiguration) 없이도 일시적인 결함(fault)에 의해 발생한 TMR 고장(failure)의 회복을 위해 상호보완적으로 사용될 수 있다. 본 논문은 시스템의 고장상태확률의 유도를 통해 전체 작업의 평균실행시간이 최소가 되는 최적의 checkpoint 간격벡터를 유도한다. 수치예제를 통해 제안된 방법들이 다른 고장회복 기법을 적용했을 때와 비교하여 매우 효과적임을 보이고, 다양한 환경 하에서 여러 가지 최적의 checkpoint 간격벡터를 유도하였으며, 시뮬레이션을 통한 정량적 결과로써 그 우수성을 비교하고 검증하였다

• 한국안전학회지
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• 제8권4호
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• pp.201-206
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• 1993

동적 문제에 대한 공간-시간 유한요소법을 제시하였다. 이 방법은 공간과 시간을 동일한 변수로 취급하였으며 공간-시간 영역에서의 유한요소 전개에 있어서는 연속적 갤러킨 방법에 근거하여 가중여분법을 이용하였다. 이 방법은 조건부 안정을 주는 고차원적 정확성을 주는 해법인 것이다.

• 항공우주기술
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• 제3권1호
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• pp.188-196
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• 2004

수동제어기구로서 사용되는 배플의 축방향 길이의 최적화 및 한계를 평가하기 위하여, 축방향 길이를 작동인자로 하여 연소 안정성 여분을 평가하였다. 외부 교란 발생 장치로서 2번의 기폭이 가능한 펄스건을 사용하였다. 외부 교란에 대한 연소실에서의 응답 특성을, 감쇠 시간과 진폭비와 같은 인자를 도입하여 정량화하였다. 설계점과 탈설계점에서 시험을 수행하였으며, 분사기의 충돌점으로 생각할 수 있는 화염 영역을 감싸지 못하는 경우에는 배플의 충분한 감쇠 능력을 보장할 수 없음을 확인하였다. 따라서 연소 안정성의 여분의 경계는 50mm 정도의 배플인 것으로 판단되었다.

• 정보처리학회논문지A
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• 제8A권2호
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• pp.81-90
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• 2001

인터넷의 급속한 확산으로 인하여, 컴퓨터 시스템의 규모 및 복잡도가 점차 증가하고 있으며, 컴퓨터 시스템에 대한 높은 수준의 가용도 요구 조건을 충족시키기 위해, 하드웨어적.소프트웨어적 결함 허용 기법에 대한 연구가 활발하다. 소프트웨어 재활 기법은 서버에 탑재된 소프트웨어의 장시간 가동에 따른 소프트웨어 노화 현상을 다루고 있으며, 서버에서 실행중인 소프트웨어의 수행을 고의적으로 멈춘 후에 결함 발생 가능성이 낮은 초기 상태에서 이를 다시 가동시키는 소프트웨어적 결함 예방 방법의 일종이라 볼 수 있다. 본 연구에서는 주-여분 서버 시스템에서의 작업전이 시간이 소프트웨어 재활에 미치는 영향을 연구하였으며, 가용도 분석을 통해서 작업전이 시간이 재활 정책을 결정함에 있어서 중요한 요소임을 발견하였다.

• 대한전자공학회논문지TE
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• 제37권5호
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• pp.7-16
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• 2000

본 논문은 고속 지수 선택기를 이용한 여분 부동 소수점 이진수의 제산/스퀘어-루트 설계 및 구현에 관하여 기술하였다. 본 제산/스퀘어-루트는 처리 속도 25㎒를 갖는 여분 이진수의 가산 방식을 사용하여 올림수 지연을 제거함으로써 비트 크기에 관계없이 일정한 시간으로 가산을 수행한다. 각각의 반복 단계에 널리 사용된 제산과 스퀘어-루트에 대해 16-비트 VLSI 회로를 설계하였다. 이것은 매번 16개 클럭마다 시프트된 이진수를 여분 가산하여 제산 및 스퀘어-루트를 실행한다. 또한 이 회로는 비복원 방법을 사용하여 지수 비트를 얻는다. 지수 선택 논리의 간단한 회로를 구현하기 위하여 나머지 비트의 주요 세 자리를 사용하였다. 결과적으로, 이 회로의 성능은 새로운 지수 선택 가산 논리를 적용하여 지수 결정 영역을 병렬 처리함으로써 한층 더 연산 처리 속도를 높인 것이다. 이전에 동일한 알고리즘을 사용하여 제안된 설계보다 13% 빠른 속도 증가를 보였다.