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고속 ADC 회로를 위한 100 MS/s의 샘플링의 SHA 설계 (Development of a SHA with 100 MS/s for High-Speed ADC Circuits)

  • 채용웅
    • 한국전자통신학회논문지
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    • 제7권2호
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    • pp.295-301
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    • 2012

  • 본 논문에서는 고속 ADC의 앞단에서 사용하기 위한 1 $V_{pp}$의 입력 신호 범위에서 12 Bit의 해상도를 갖고 100 MS/s의 샘플링 속도에서 동작하는 SHA를 설계하였다. 제안된 시스템은 입력 주파수가 5 MHz, 샘플링 주파수 100 MHz 일 때 SFDR(Spurious Free Dynamic Range)가 약 66.3 dB로 해상도가 떨어졌으나 feedthrough를 제거한 회로는 SFDR이 약 73 dB로 12 bit 해상도를 갖는다.

  • https://doi.org/10.13067/JKIECS.2012.7.2.295 인용 PDF KSCI