로파/데몬 그램은 수동소나의 특성을 확인하기 위해 수중 음향 신호에 대한 방위, 시간, 주파수를 시각적으로 표현한 결과이다. 이러한 그램들은 기존의 압축 기법들을 적용하기 힘든 토널 성분과 같은 특징들을 포함하고 있다. 본 논문에서는 이진맵과 예측 기법으로 구성된 새로운 로파 및 데몬 그램 압축 기법을 제안한다. 먼저 각 주파수 빈에 대한 예측을 결정하는 이진맵을 생성하고, 프레임을 몇 개의 매크로 블록으로 구분한다. 각 매크로 블록에 대해 인트라 예측과 인터 예측을 적용하여 나머지를 계산한다. 그리고 이진맵에서 유효한 빈들에 대해 예측을 수행하고 엔트로피 부호화를 위해 나머지를 양자화 한다. 이진맵과 예측모드를 전송함으로써 복호기는 동일한 절차로 그램을 복원한다. 시뮬레이션을 통해 제안하는 알고리즘의 로파와 데몬 그램 압축 결과가 기존의 데이터 압축 기법에 비해 우수함을 확인한다.
볼륨 데이터는 용량이 크고 논리적으로 3차원의 형태를 가지고 있어 처리 할 때 많은 비용을 필요로 한다. 따라서 볼륨데이터의 처리 속도를 높일 수 있는 여러 연구가 진행되고 있다. 본 논문에서는 시간 일관성을 적용해 이전 프레임에서 샘플링 한 일부 결과를 현재 프레임의 영상을 생성하는데 재활용함으로써 속도를 높이고 화질의 손실을 줄이는 방법을 제안한다. 일반적인 볼륨 광선 투사법에서 매 프레임마다 모든 픽셀에서 광선을 투사하여 렌더링 하는 것과 달리 영상 평면으로부터 투사 되는 광선을 n개씩 묶은 블록 단위로 나누고, 블록 내의 각 픽셀에서 광선을 프레임별로 나누어 투사한 후 이들을 모아서 현재 프레임의 영상에 반영한다. 따라서 n번의 프레임이 지날 때마다 1개의 완전한 영상이 만들어진다. 이 방법은 인간 시각의 잔상효과를 이용하여 단순한 화면공간 서브샘플링 방법보다 좋은 화질의 영상을 얻을 수 있으며, 처리속도는 기본 볼륨광선 투사법보다 n배 빨라진다.
본 논문에서는 CMOS 로직과 pass-transistor logic(PTL)의 장점만을 가진 새로운 복합모드로직(Compound Mode Logic)을 제안하였다. 제안된 로직은 VLSI설계에서 중요하게 부각되고 있는 저전력, 고속 동작이 가능하며 실제로 전가산기를 설계하여 측정 한 결과 복합모드 로직의 power-delay 곱은 일반적인 CMOS로직에 비해 약 22% 개선되었다 제안한 복합모드 로직을 이용하여 고성능 32×32-bit 곱셈기를 설계 제작하였다. 본 논문의 곱셈기는 개선된 사인선택(Sign Select) Booth 인코더, 4-2 및 9-2 압축기로 구성된 데이터 압축 블록, 그리고 carry 생성 블록을 분리한 64-bit 조건 합 가산기로 구성되어 있다. 0.6um 1-poly 3-metal CMOS 공정을 이용하여 제작된 32×32-bit 곱셈기는 28,732개의 트랜지스터와 1.59×l.68 ㎜2의 면적을 가졌다. 측정 결과 32×32-bit 곱셈기의 곱셈시간은 9.8㎱ 이었으며, 3.3V 전원 전압에서 186㎽의 전력 소모를 하였다.
홀드형 디스플레이 시스템이 개발되면서 화질의 개선을 위해 프레임율 증가 변환 기법이 고려되고 있다. 프레임율 증가 변환 기법은 두 인접 프레임들로부터 하나 이상의 사이 프레임을 보간하여 시간적 해상도를 향상시킨다. 본 논문에서는 회전을 고려하여 양방향 움직임 예측 방법을 적용한 새로운 프레임율 증가 변환 기법을 제안한다. 먼저 각 블록의 정확한 움직임 벡터를 얻기 위해 두 인접 프레임들로부터 양방향 움직임 예측 방법을 수행한다. 초기 움직임 벡터가 정해지면, 움직임 벡터 필드의 연속성과 정확하지 못한 움직임 벡터의 제거를 위해 움직임 벡터 필드에 메디안 필터를 적용한다. 벡터 메디안 필터를 거친 움직임 벡터들은 회전을 고려한 정밀 움직임 보정을 통해 정밀한 움직임 벡터로 갱신된다. 회전요소를 가진 최종 움직임 벡터가 구해지면, 중첩된 블록 이동 보상 방법을 적용하여 중간 프레임을 생성할 수 있다. 실험결과, 제안하는 알고리즘은 이전 방법에 비해 주관적 및 객관적으로 더 좋은 성능을 보였다.
전력 분석 공격이 소개되면서 다양한 대응법들이 제안되었고 그러한 대응법들 중 블록 암호의 경우, 암/복호화 연산도중 중간 값이 전력 측정에 의해 드러나지 않도록 하는 마스킹 기법이 잘 알려져 있다. 블록 암호의 마스킹 기법은 비선형 연산에 대한 비용이 가장 크며, 따라서 AES, ARIA, SEED의 경우 S-box에 대한 대응법을 효율적으로 설계해야만 한다. 하지만 기존의 AES, ARIA, SEED의 S-box에 대한 대응 방법은 마스킹 S-box 테이블을 사용하는 방법으로 하나의 S-box당 256 bytes의 RAM을 필수적으로 사용한다. 하지만 가용 RAM의 크기가 크지 않은 경량보안 디바이스에 이러한 기존의 대응법은 사용이 부적합하다. 본 논문에서는 이러한 단점을 보완하기 위해 마스킹 S-box 테이블을 사용하지 않는 새로운 대응법을 제안한다. 본 논문에서 제안하는 새로운 대응 기법은 비용이 적은 ROM을 활용, RAM의 사용량을 줄일 뿐 아니라 마스킹 S-box 테이블 생성 시간을 소요하지 않으므로 축소 라운드마스킹 기법 적용 시 고속화도 가능하다.
최근 웹 상에 정보가 폭발적으로 증가함에 따라, 사용자의 취향에 맞는 정보를 선별하여 제공하는 추천 시스템에 대한 연구가 활발히 진행되고 있다. 추천시스템은 사용자의 관심정보를 기술한 사용자 프로파일을 기반으로 동작하기 때문에 정확한 사용자 프로파일의 생성은 매우 중요하다. 사용자의 암시적인 행동정보를 기반으로 취향을 분석하는 대표적인 연구로 사용자가 이용한 웹 문서를 분석하는 방법이 있다. 이는 사용자가 이용하는 웹 문서에 빈번하게 등장하는 단어를 기반으로 사용자의 프로파일을 생성하는 것이다. 그러나 최근 웹 문서는 사용자 취향과 관련 없는 많은 구성요소들(로고, 저작권정보 등)을 포함하고 있다. 따라서 이러한 내용들을 모두 포함하여 웹 문서를 분석한다면 생성되는 프로파일의 정확도는 낮아질 것이다. 따라서 본 논문에서는 사용자 기기에서 사용자의 웹 문서 이용내역을 분석하고, 동일한 사이트로부터 얻어진 문서들에서 반복적으로 등장하는 블록을 제거한 후, 정보블럭을 식별하여 사용자의 관심단어를 추출하는 새로운 프로파일 생성방법을 제안한다. 이를 통해 보다 정확하고 빠른 프로파일 생성이 가능해진다. 본 논문에서는 제안방법의 평가를 위해, 최근 구매활동이 있었던 사용자들이 이용한 웹 문서 데이터를 수집하였으며, TF-IDF 방법과 제안방법을 이용하여 사용자 프로파일을 각각 추출하였다. 그리고 생성된 사용자 프로파일과 구매데이터와의 연관성을 비교하였으며, 보다 정확한 프로파일이 추출되는 결과와 프로파일 분석시간이 단축되는 결과를 통해 제안방법의 유효성을 입증하였다.)으로 높은 점수를 보였으며 내장첨가량에 따른 관능특성에서는 온쌀죽은 내장 $2{\sim}5%$ 첨가, 반쌀죽은 내장 $3{\sim}5%$ 첨가구에서 유의적(p<0.05)으로 높은 점수를 보였으나 쌀가루죽은 내장 $1{\sim}2%$ 첨가구에서 유의적(p<0.05)으로 낮은 점수를 보였다. 이상의 연구 결과를 통해 온쌀은 2%, 반쌀은 3%, 쌀가루는 4%의 내장을 첨가하여 제조한 전복죽이 이화학적, 물성적 및 관능적으로 우수한 것으로 나타났다.n)방법의 결과와 비교하였다.다. 유비스크립트에서는 모바일 코드의 개념을 통해서 앞서 언급한 유비쿼터스 컴퓨팅 환경에서의 문제점을 해결하고자 하였다. 모바일 코드에서는 프로그램 코드가 네트워크를 통해서 컴퓨터를 이동하면서 수행되는 개념인데, 이는 물리적으로 떨어져있으면서 네트워크로 연결되어 있는 다양한 컴퓨팅 장치가 서로 연동하기 위한 모델에 가장 적합하다. 이는 기본적으로 배포(deploy)라는 단계가 필요 없게 되고, 새로운 버전의 프로그램이 작성될지라도 런타임에 코드가 직접 이동하게 되므로 버전 관리의 문제도 해결된다. 게다가 원격 함수를 매번 호출하지 않고 한번 이동된 코드가 원격지에서 모두 수행을 하게 되므로 성능향상에도 도움이 된다. 장소 객체(Place Object)와 원격 스코프(Remote Scope)는 앞서 설명한 특징을 직접적으로 지원하는 언어 요소이다. 장소 객체는 모바일 코드가 이동해서 수행될 계산 환경(computational environment
본 논문에서는 ASIC 설계 회로를 빠른 시간 내에 구현 및 검증할 수 있는 에뮬레이션 시스템 ACE(ASIC Emulator)를 제안한다 ACE는 EDIF 번역기, 라이브러리 변환기, 기술 맵퍼, 회로 분할기, LDF 생성기를 포함하는 에뮬레이션 소프트웨어와 에뮬레이션 보드, 논리 분석기를 포함하는 에뮬레이션 하드웨어로 구성된다. 기술 맵퍼는 회로 분할과 논리 함수식 추출, 논리 함수의 최소화, 논리 함수식의 그룹핑의 세 과정으로 이루어지며, 같은 기본 논리 블록에 할당되는 출력의 적항과 변수들을 많이 공유하게 하여 기본 논리 블록 수와 최대 레벨 수를 최소화한다. 에뮬레이션 보드의 배선 구조와 FPGA 칩이 갖는 제한 조건들을 만족시키면서 서로 다른 칩 사이에 연결된 신호선 뿐만 아니라 서로 다른 그룹 사이에 연결된 신호선 수의 최소화를 목적 함수로 하는 새로운 회로 분할 알고리듬을 제안한다 여러 FPGA 칩으로 구성된 에뮬레이션 보드는 완전 그래프와 부분 그래프를 결합한 새로운 배선 구조로 회로의 크기에 관계없이 칩 사이의 지연 시간을 최소화하도록 설계하였다. 논리 분석기를 이용하여 구현된 회로에서 검증을 원하는 내부신호에 대한 파형을 PC의 모니터로부터 관측할 수 있다. 제안한 에뮬레이션 시스템의 성능을 평가하기 위하여 상용 회로중 하나인 화면4분할기 회로를 에뮬레이션 보드상에 설계하여 동작 시간과 기능을 확인한 결과, 14.3MHz의 실시간 동작과 함께 기능이 완전함을 확인할 수 있었다.
오류 정정부호의 일종인 터보 코드는 우수한 BER 성능을 얻기 위하여 동일한 복호 과정을 반복 수행해야 하므로 긴 복호시간을 필요로 한다. 따라서 복호시간을 줄이기 위하여 병렬처리를 이용할 수 있는데, 이 경우, 추가 버퍼를 필요로 하는 메모리 경합이 있을 수 있다. QPP 인터리버는 이러한 메모리 경합을 피하기 위하여 제안되었으나, double flow 복호 기법과 함께 사용하여 복호기를 구성할 경우 여전히 메모리 경합이 발생할 가능성이 있다. 본 논문에서는 double-flow 기법을 이용한 복호에서 메모리 충돌을 피할 수 있는 even-odd cross mapping 기법을 제안한다. 이 방법은 QPP 인터리버의 주소 생성 특성을 사용하며, 복호 모듈과 LLR 메모리 블록 간의 인터리빙 회로 구현에 사용될 수 있다. Double flow 기법과 제안한 방법을 적용하여 복호기를 구현하고, 이를 기존의 MDF 기법에 의한 구현과 비교하였을 때, 전체 면적은 약 8% 증가하지만, 복호시간을 최대 약 32% 줄일 수 있다.
본 논문은 생체 신호 및 센서 신호 처리를 위하여 저전력으로 동작하는 12비트 SAR A/D 변환기를 제안한다. 기존의 SAR A/D 변환기의 전력소모를 줄이고자, 동적 전류를 감소시켜 전체 전력 소모를 감소시켰다. 동적 전류를 감소시키기 위해서 C-DAC 비트 스위치를 동작시키는 샘플링 시간을 클럭 생성기의 샘플링 시간과 다르게 인가하였다. 추가적으로 SAR A/D 변환기의 전체 전력소모 중 70%를 차지하는 디지털 블록의 공급전압을 0.6V로 낮춰 설계하였다. 제안하는 SAR A/D 변환기는 CMOS 65nm 공정 1-poly 6-metal을 사용하여 설계하였으며, 1.2V의 공급전압으로 동작하며, ENOB는 10.1 비트, INL/DNL은 ±0.5LSB/±1.2LSB이며, 전체 전력소모는 31.2uW이고 FoM은 2.8fJ/step 이다.
CDMA 셀룰러 시스템 내에서 고속이동체에 대한 비효율적인 채널할당으로 호 블록킹 확률이 높아진다. 이를 위하여 고속이동체의 속도에 따른 전용 채널과 큐를 할당하여 계층셀에 적용해 속도에 따른 QoS를 보장하는 방식이 제안되었다. 본 논문에서는 현재 위치한 셀에서의 이동체의 수신 신호세기에 따라 HA에 트래픽이 적을 때에 FA 내에 고속 핸드오프 전용 채널을 할당하였다 또한 FA 내 신호세기가 약한 고속 핸드오프 호에 대하여 새로운 환형 큐 LiFA를 생성하여 고속 핸드오프 호를 LiFA에 호 지속시간 동안 대기시켜 호 강제종료율을 개선하였다.
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[게시일 2004년 10월 1일]
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