• 한국정보처리학회논문지
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• 제4권10호
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• pp.2461-2469
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• 1997

목표물 탐지 및 인식은 신경망의 적용이 활발한 하나의 분야로서, 일반적인 형태인식 문제들의 요구 사항에 추가적으로 translation invariance와 실시간 처리를 요구한다. 본 논문에서는 이러한 요구 사항을 만족하는 새로운 신경망의 구조를 소개하고, 이의 효과적인 학습 방법을 설명한다. 제안된 신경망은 특징 추출 단계와 형태 인식 단계가 연속(Cascade)된 가중치 공유 신경망(Shared-weight Neural Network)을 기본으로하여 이를 확장한 형태이다. 이 신경망의 특징 추출 단계는 입력에 가중치 창(weight kernel)으로 코릴레이션 형태의 연산을 수행하며, 신경망 전체를 하나의 2차원 비선형 코릴레이션 필터로 볼 수 있다. 따라서, 신경망의 최종 출력은 목표물 위치에 첨예(peak)값을 갖는 코릴레이션 평면이다. 이 신경망이 갖는 구조는 병렬 또는 분산 처리 컴퓨터로의 구현에 매우 적합하며, 이러한 사실은 실시간 처리가 중요한 요인이 되는 문제에 적용할 수 있음을 의미한다. 목표물과 비목표물간의 숫자상 불균형으로 인하여 초래되는 오경보(false alarm) 발생의 문제를 극복하기 위한 새로운 학습 방법도 소개한다. 성능 검증을 위하여 제안된 신경망을 주차장내에서 이동하는 특정 차량의 탐지 및 인식 문제에 적용하였다. 그 결과 오경보 발생이 없었으며, 중형급 컴퓨터를 이용하여 약 190Km로 이동하는 차량의 추적이 가능한 정도의 빠른 처리 결과를 보여 주었다.

• 정보처리학회논문지D
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• 제9D권5호
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• pp.755-768
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• 2002

다중 조인 연산의 파이프라인 방식 처리에서 조인 어트리뷰트의 자료 불균형(data skew)이 성능에 주는 영향을 연구하고, 자료 불균형을 대비하여 적재부하를 라운드-로빈 방식으로 정적 분할하는 방법과 자료분포도를 이용하여 적응적으로 분할하는 두 가지 파이프라인 해시 조인 알고리즘을 제안한다. 해시 기반 조인을 사용하면 여러 개의 조인을 파이프라인 방식으로 처리할 수 있다. 다중 조인의 파이프라인 방식 처리는 조인 중간 결과를 디스크를 통하지 않고 다른 프로세서에게 직접 전달하므로 효율적이다. 파이프라인 해시 조인 알고리즘이 자료 불균형을 대비한 부하 균형 유지 메커니즘을 갖고 있지 않다면 자료 불균형은 성능에 매우 심각한 영향을 줄 수 있다. 본 논문은 자료 불균형의 영향과 제안된 두 가지 기법을 비교하기 위하여 파이프라인 세그먼트의 실행 모형, 비용 모형, 그리고 시뮬레이터를 개발한다. 다양한 파라미터로 모의 실험을 한 결과에 의하면 자료 불균형은 조인 선택도와 릴레이션 크기에 비례하여 시스템 성능을 떨어뜨림을 보여준다. 그러나 제안된 파이프 라인 해시 조인 알고리즘은 다수의 버켓 사용과 분할의 조율을 통해 자료 불균형도가 심한 경우에도 좋은 성능을 갖게 한다.

• 한국정보과학회논문지:데이타베이스
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• 제29권3호
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• pp.180-192
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• 2002

Shared nothing 다중 프로세서 환경에서 조인 어트리뷰트의 자료 불균형(data skew)이 파이프라인 해시 조인 연산의 성능에 주는 영향을 연구하고, 자료 불균형을 대비하여 적재부하를 Round-robin 방식으로 정적 분할하는 방법과 자료분포도를 이용하여 동적 분할하는 두 가지 파이프라인 해시 조인 알고리즘을 제안한다. 해시 기반 조인을 사용하면 여러 개의 조인을 파이프라인 방식으로 처리할 수 있다. 다중 조인은 파이프라인 방식 처리는 조인 중간 결과를 디스크를 통하지 않고 다른 프로세서에게 직접 전달하므로 효율적이다. Shared nothing 다중 프로세서 구조는 대용량 데이타베이스를 처리하는데 확장성은 좋으나 자료 불균형 분포에 매우 민감하다. 파이프라인 해시 조인 알고리즘이 동적 부하 균형 유지 메커니즘을 갖고 있지 않다면 자료 불균형은 성능에 매우 심각한 영향을 줄 수 있다. 본 논문은 자료 불균형의 영향과 제안된 두 가지 기법을 비교하기 위하여 파이프라인 세그먼트의 실행 모형, 비용 모형, 그리고 시뮬레이터를 개발한다. 다양한 파라미터로 모의 실험을 한 결과에 의하면 자료 불균형은 조인 선택도와 릴레이션 크기에 비례하여 시스템 성능을 떨어뜨림을 보여준다. 그러나 제안된 파이프라인 해시 조인 알고리즘은 다수의 버켓 사용과 분할의 조율을 통해 자료 불균형도가 심한 경우에도 좋은 성능을 갖게 한다.

• 정보보호학회논문지
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• 제12권2호
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• pp.21-34
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• 2002

본 논문에서는 최근 발표된 멱승방법인 나눗셈 체인을 적용한 새로운 모듈로 멱승기의 하드웨어 구조를 제안하였다. 나눗셈 체인은 제수(divisor) d=2 또는 $d=2^I +1$ 과 그에 따른 나머지(remainder) r을 이용하여 지수 I를 새롭게 변형하는 방법으로 전체 멱승 연산이 평균 약 1.4$log_2$E 번의 곱셈으로 가능한 알고리즘이다. 이것은 Binary Method가 하드웨어 구현 시 항상 worst case인 $2log_2$E의 계산량이 필요한 것과 비교할 때 상당한 성능개선을 의미한다. 전체 구조는 파이프라인 동작이 가능한 선형 시스톨릭 어레이 구조로 설계하였으며, DG(Dependence Graph)를 수평으로 매핑하여 k비트의 키 사이즈에 대해 두 개의 k 비트 프레임이 k/2+3 개의 PE(Processing Element)로 구성된 두 개의 곱셈기 모듈을 통해 병렬로 동시에 처리되어 100% 처리율을 이루게 하였다. 또한, 규칙적인 데이터 패스를 가질 수 있도록 나눗셈체인을 새롭게 코딩하는 방법을 제안하였다. ASIC 구현을 위해 삼성 0.5um CMOS 스탠다드 셀 라이브러리를 이용해 합성한 결과 최장 지연 패스는 4.24ns로 200MHz의 클럭이 가능하며, 1024비트 데이터 프레임에 대해 약 140kbps의 처리속도를 나타낸다. 복호화 시에는 CRT(Chinese Remainder Theorem)를 적용하여 처리속도를 560kbps로 향상시켰다. 전자서명의 검증과정으로 사용되기도 하는 암호화 과정을 수행할 때 공개키 E는 3,17 혹은 $2^{16} +1$의 사용이 권장된다는 점을 이용하여 E를 17 비트로 제한할 경우 7.3Mbps의 빠른 처리속도를 가질 수 있다.

• 한국해양학회지:바다
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• 제27권3호
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• pp.127-143
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• 2022

최근 클라우드 컴퓨팅 환경에서 해양수치모델 실험을 수행하는 많은 연구가 활발하게 진행되고 있다. 클라우드 컴퓨팅 환경은 대규모 자원이 필요한 해양수치모델을 구현하는데 매우 효과적인 수단이 될 수 있다. 정보처리 기술의 발달로 클라우드 컴퓨팅 시스템은 가상화와 원격 고속 네트워크, 직접 메모리 액세스와 같은 수치모델의 병렬처리에 필요한 다양한 기술과 환경을 제공한다. 이러한 새로운 기능은 클라우드 컴퓨팅 시스템에서 해양수치모델링 실험을 용이하게 한다. 많은 과학자들과 엔지니어들은 해양수치모델 실험에 있어서 가까운 미래에 클라우드 컴퓨팅이 주류가 될 것으로 기대하고 있다. 해양수치모델링을 위한 클라우드 컴퓨팅의 처리성능 분석은 수치모델의 수행 시간과 리소스 활용량을 최소화하는 데 도움이 될 수 있으므로 최적의 시스템을 적용하는 데 필수적이다. 특히 모델 격자 내 다양한 변수들이 다차원 배열 구조로 되어 있기 때문에 대량의 입출력을 처리하는 해양수치모델의 구조는 캐시메모리의 효과가 크며, 대량의 자료가 이동하는 통신 특성으로 인해서 네트워크의 속도가 중요하다. 최근에 주요한 컴퓨팅환경으로 자리잡고 있는 클라우드 환경이 이러한 해양수치모델을 수행하기에 적합한지 실험을 통해서 검토할 필요가 있다. 본 연구에서는 상용 클라우드 시스템에서 해양수치모델로 대표적인 Regional Ocean Modeling System (ROMS)와 더불어 다른 해양모델의 클라우드 환경으로 전환에도 도움이 될 수 있게 병렬처리 시스템의 성능을 측정할 수 있는 표준 벤치마킹 소프트웨어 패키지인 High Performance Linpack을 활용하여 초당 부동소수점 연산횟수 처리능력과 및 STREAM 벤치마크를 활용하여 다중 노드들로 구성된 수치모델용 클러스터의 메모리처리성능을 평가하고 비교하였다. 이러한 평가내용은 클라우드 환경에서 해양수치모델을 어떻게 수행할 것인가에 대해 중요한 정보를 제공할 수 있다. 가상화 기반 상용 클라우드에서 얻은 실제 성능 자료와 구성 설정 분석을 통해 가상화 기반 클라우드 시스템에서 해양수치모델의 다양한 격자 크기에 대한 컴퓨터 리소스의 효율성을 평가했다. 본 연구를 통해서 캐시 계층과 용량이 큰 메모리를 사용하는 HPC 클러스터가 ROMS의 성능에 매우 중요하다는 것을 발견했다. 수치모델링의 실행 시간을 줄이기 위해 코어 수를 늘리는 것은 작은 격자 보다 큰 격자 모델에서 더 효과적이다. 이러한 처리 성능 분석 결과는 클라우드 컴퓨팅 시스템에서 해양수치모델을 효율적으로 구축하는 데 중요한 자료로 이용될 것이다.

• 한국전자파학회논문지
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• 제20권5호
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• pp.493-502
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• 2009

본 논문에서는 DS-UWB 시스템에 사용되는 송신 필터에 따른 초기 동기 획득 성능을 모의 실험을 통해 비교하고, 칩 레이트가 1.32 Gchip/s인 DS-UWB 디지털 송신기에서 interpolation factor가 4인 제곱근 코사인 필터를 적용한 경우와 구형 필터를 적용한 경우 DS-UWB 수신기의 초기 동기 획득 성능은 AWGN 채널 환경뿐만 아니라 CM1/CM3 채널 환경하에서도 비슷한 성능을 냄을 실험을 통해 살펴 본다. 또한, 55 MHz의 시스템 클럭으로 동작하는 24 병렬 처리 상관 연산기 및 동기 획득기 구조에 대해 설명하고 초기 동기 획득 방법을 기술한다. 본 논문에서는 DS-UWB 시스템 설계시 구형 송신 필터를 사용하여 1.32 Gsample/s D/A 변환기 및 A/D 변환기를 적용할 수 있게 함으로써 DS-UWB 칩셋 개발시 현실적으로 고려할 수 있는 솔루션을 제시한다.

• 한국콘텐츠학회논문지
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• 제20권10호
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• pp.1-13
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• 2020

CMOS 카메라 영상의 화질을 좌우하는 것은 여러 가지가 있는데 그 중에서 영상 노출시간은 중요한 요소이다. 영상 노출시간이 길게 되면 화면 전체 영상이 밝아지게 되고 노출시간이 짧아지면 전체 영상이 어두워지게 된다. 정지 피사체를 사진 촬영할 경우 자동노출 시스템이 적절한 노출시간을 얻는데 충분한 시간이 주어지기 때문에 실시간성이 요구되지 않는다. 하지만 주행 중인 자동차의 블랙박스 같이 주변 빛 환경이 빠르게 변하게 되면 이에 맞추어서 노출시간도 실시간으로 반응하여 적용되어야 한다. 이를 위해서는 실시간성과 주변 빛 환경에 대하여 강건한 자동노출 시스템이 요구된다. 본 논문에서는 ZYNQ의 로직과 ARM코어를 적용한 임베디드 시스템 설계로 병렬 연산처리 가능한 실시간 제어 시스템을 설계하였고 이를 바탕으로 PID 제어를 통해서 66ms 이내에 원하는 목표 값으로 수렴하고 노이즈에 강건한 실시간 CMOS 자동 노출 시스템을 개발하였다.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1062-1070
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• 2002

본 논문은 가변길이 다중비트 코딩 알고리듬을 제안하고 DCT/IDCT(이산여현변환/역이산여현변환)설계에의 적용 과정을 제시한다 가변길이 다중 비트 코딩은 일반적인 Booth's알고리듬과 같이 중첩에 의한 다중비트 코딩을 가변적인 방법을 사용하여 그 중 2의 멱승이 되는 부분 즉 2k의 SD(Signed Digit)을 생성하는 방법이다. 이렇게 발생된 SD는 곱셈에 있어서 2k의 부분적(Partial Product)을 생성하게 되고 이로 인해 필요한 하드웨어는 단순한 덧셈기와 쉬프트 연산에 필요한 플립플롭만 필요하게 되므로 설계과정에 있어서 칩의 면적과 속도 면에서 효율적인 방법이다. 본 논문에서는 이 알고리듬의 정의 및 증명과정과 실제 알고리듬 적용을 위한 DCT/IDCT의 설계방법을 논의하고 제작한 IDCT의 결과에 대해 논의한다. 설계된 IDCT칩은 병렬 고속 처리를 위한 8개의 PE(Processing Element)와 하나의 전치 메모리를 사용한 방법으로 54MHz에서 400Mpixels/sec의 동작속도를 가지며 HDTV 및 MPEG 디코더에 적용하여 동작을 검증하였다.

• 한국정보통신학회논문지
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• 제9권4호
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• pp.798-803
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• 2005

본 논문은 IEEE 802.11i 무선 랜 보안을 위한 AES(Advanced Encryption Standard) 기반 CCMP Core의 설계에 대해서 기술한다. 설계된 CCMP 코어는 데이터 기밀성을 위한 counter 모드와 사용자 인증 및 데이터 무결성 검증을 위한 CBC(Cipher Block Chaining) 모드가 두개의 AES 암호 코어로 병렬 처리되도록 함으로써 전체 성능의 최적화를 이루었다. AES 암호 코어의 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 composite field 연산방식을 적용하여 설계함으로써 기존의 LUT(Lookup Table)로 구현하는 방식에 비해 게이트 수가 약 $20\%$ 감소되도록 하였다. 0.25-um CMOS cell 라이브러리로 합성한 결과 13,360개의 게이트로 구현되었으며, 54-MHz의 클럭으로 안전하게 동작하여 168 Mbps의 성능이 예상된다. 설계된 CCMP코어는 Altera Excalibur SoC 칩에 구현하여 동작을 검증하였다.

• 정보보호학회논문지
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• 제24권4호
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• pp.593-605
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• 2014

본 논문에서는 하드웨어로 경량 암호 HIGHT, PRESENT, PRINTcipher를 설계하고 소프트웨어로 암호 운영모드를 구현하여 대칭키 암호에 대한 효율적인 하드웨어/소프트웨어 통합설계 방법을 제안하였다. 우선 효과적인 통합설계 언어인 GEZEL 기반으로 대칭키 암호를 하드웨어로 구현한 후 FSMD 방식의 각 암호 모듈을 unfolding, retiming 등 하드웨어 최적화 이론을 적용하여 성능을 향상시켰다. 또한, 8051 마이크로프로세서에 대칭키 암호 운영모드를 C언어로 구현하여 서로 다른 운영모드를 지원하는 다양한 플랫폼에 적용할 수 있게 하였다. 이때 하드웨어/소프트웨어간의 신뢰성 있는 통신 확립과 통신 간 발생할 수 있는 시간 지연을 막기 위하여 하드웨어의 통신 코어와 암호코어를 분리하여 병렬적으로 수행되어 암호화 연산 수행 중에도 메시지를 송/수신 할 수 있도록 처리하는 개선된 handshake 프로토콜을 사용하여 전체적인 성능을 향상시켰다.