• 전기전자학회논문지
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• 제8권2호
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• pp.172-180
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• 2004

본 논문에서는 다치 논리회로를 구현하는 방식 중 전압 모드 방식에서 $neuron(\nu)MOS$ Down-literal circuit(DLC)의 다중 문턱전압 성질을 이용하여 유한체 $GF(3^m)$상에서 모든 항의 계수가 존재하는 기약 다항식에 대한 승산 알고리즘(AOTP)을 적용한 병렬 입-출력 모듈 구조의 승산기의 회로를 제안하였다. 3치 입력 신호가 인가되는 승산기는 뉴런모스 DLC를 이용하여 모듈화되고, 모듈에서 변환된 3치 입력 신호를 Pass 게이트를 통해서 선택하는 방식으로 승산 및 가산 게이트를 구현하였다. 설계된 승산기의 회로들은 +3V의 단일 공급 전원에서 $0.35{\mu}m$ N-well double-poly four-metal CMOS 공정의 모델 파라미터를 사용하여 모의실험이 수행되었다. 모의실험 결과를 통하여 승산기는 샘플링 레이트가 3MHz, 소비전력은 $4{\mu}W$, 출력은 ${\pm}0.1V$이내의 전압레벨을 유지하는 것을 알 수 있다.

• 한국통신학회논문지
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• 제15권7호
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• pp.628-637
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• 1990

본 연구에서는 고속의 병렬 알고리즘을 이용하여 실시간 디지털 신호를 처리할 수 있는 16x16 고속의 CMOS 승산기를 설계하였다. 설계된 병렬 승산기는 modified Booth's 알고리즘과 Ling's approach를 이용하여 4열의 가산기와 8개의 Booth 디코더로 구성하였으며, 2's complement의 데이터와 계수를 처리할 수 있도록 설계하였다. 또한 VLSI 구현에 적합하도록 modulrity하고 regularity하게 모든 회로를 설계하고 규칙적으로 내부 배열을하여 testavility가 용이하도록 설계하였다.

• 전자공학회논문지B
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• 제33B권1호
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• pp.25-37
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• 1996

실시간 컴퓨터 그래픽 처리를 위하여는 고속 연산(승산 및 가산)회로가 필요하다. 잉여수 체계(RNS:Residue Number System)는 병렬성과 고속성을 갖는 정수연산체계이고, 또한 순환군(cyclic group)은 가산과 승산이 동형인 잉여수 연산을 수행하므로 고속의 승산기와 가산기의 설계가 가능하다. 그러므로, 본 논문에서는 DRNS(Double Residue Number System)를 제안하고, 순환부호(circula- tive code)를 이용한 고속의 잉여수 승산기를 설계하여, 이를 그래픽 프로세서의 연산기로 사용하고자 한다. 설계된 승산기는 TTL소자 74s09, 74s32를 사용한 경우 87MHz속도의 연산이 가능하다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1996년도 종합학술발표회논문집
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• pp.165-174
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• 1996

• 전자공학회논문지SC
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• 제37권4호
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• pp.35-41
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• 2000

본 논문에서는 유한체 GF(2/sup m/)상에서 두 다항식의 승산 알고리즘을 제시하였다. 이 알고리즘은 반복적인 배열로 병렬 승산을 효과적으로 실현하며, 동일한 시간에 고속 동작을 실현한다. 제시된 승산기는 승산연산부와 mod연산부, 원시 기약다항식연산부로 구성하였다. 승산연산부는 멀티플렉서, X-OR게이트, AND게이트, MUX로 구성하였으며, mod연산부는 AND게이트, X-OR게이트로 구성하였다. 또한 본 논문에서 제시한 승산에는 효과적인 파이프형을 도입하였다. 도출된 모든 승산기는 고속 동작하며, 회로 복잡성이 감소한다. 셀들의 내부결선도는 VLSI 실현에 적합하도록 규칙적으로 구성되었다.

• 한국컴퓨터정보학회논문지
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• 제17권3호
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• pp.1-10
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• 2012

본 논문에서는 계수순환과 기약 삼항식을 적용하여 시스템 복잡도를 개선한 GF($2^m$)상의 승산기 구성방법과 구현회로를 제안하였다. 제안된 회로는 병렬 입출력 구조를 가지며, 승산항의 계수 순환과 기약 삼항식을 적용한 모듈로 연산을 하는 회로 구성의 특성상 기존의 타 논문에 비해 회로 복잡도가 감소함을 보였다. 본 논문에서 제안한 회로의 시스템 복잡도는 $2m^2$개의 2-입력 AND 게이트, m (m+2)개의 2-입력 XOR 게이트의 회로복잡도이며, 메모리나 스위치 등의 별도의 소자는 필요하지 않다. 연산에 소요되는 최대 지연시간은 $T_A+(2+{\lceil}log_2m{\rceil})T_X$ 이다. 본 논문에서 제안한 회로는 간단하고, 정규성을 보이며, 모듈구성이 가능하기 때문에 VLSI 회로구성에 상대적으로 적합하다.

• 한국통신학회논문지
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• 제27권6A호
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• pp.555-561
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• 2002

본 논문에서는 GF($2^{m}$)상의 표준기저를 사용한 새로운 형태의 고속병렬 승산회로를 제안하였다. 승산회로의 구성에 앞서, 연산에 필요한 벡터코드들을 생성하는 벡터코드생성모듈(VCGM)을 제안하였다. 이를 통해 연산에 필요한 모든 벡터코드들을 찾을 수 있으며 이들로부터 기저들간의 독립된 모듈러 가산을 취해 승산이 이루어지도록 하였다. 이러한 과정을 수식을 통해 보임으로써, m에 대한 일반화된 회로의 설계가 가능하도록 하였으며, 간단한 형태의 승산회로구성의 예를 GF($2^4$)를 통해 보였다. 본 논문에서 제안된 승산회로는 그 구성이 VCGM, AND 블록, EX-OR 블럭을 통해 이루어짐으로 m에 대한 확장이 용이하며 VLSI에 유리하다. 또한, 회로내부에 메모리 소자를 사용하지 않고, 연산과정 중 소자에 의해 발생하는 지연시간이 적으므로 고속의 연산을 수행할 수 있다. 제안된 회로의 연산동작을 시뮬레이션을 통해 검증하였으며, 참고문헌의 승산기와 그 구성을 비교하였다.

• 한국통신학회논문지
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• 제29권3A호
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• pp.331-336
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• 2004

본 논문에서는 보다 빠른 연산동작의 구현을 위해 시스템 복잡도를 개선한 새로운 GF(2$^{m}$ ) 승산기를 제안한다. m차 기약 AOP가 갖는 특성으로부터 승산 중 발생하는 모듈러 환원의 과정을 순환이동 특성으로 간략화 하였고, 이후 AND와 XOR 게이트들의 배열구조를 사용하여 승산을 이루도록 하였다. 본 논문에서 제안한 승산기는 m(m+1)개의 2-입력 AND게이트와 (m+1)$^2$개의 2-입력 XOR게이트만으로 구성되며 연산에 소요되는 지연시간은 Τ$_{A+}$〔lo $g_2$$^{m}$ 〕Τ$_{x}$ 이다. 제안된 승산기와 타 승산기를 비교하여 그 결과를 보였고, 비교 결과 회고구성 및 복잡도 개선에 우수한 특성을 가지며 VLSI 구현에 적합함을 확인하였다.다.

• 한국정보과학회논문지:시스템및이론
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• 제30권12호
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• pp.749-755
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• 2003

최근 레지듀 수체계를 기반으로 하는 컴퓨터 영상처리, 음성출력 등의 디지털 신호처리 하드웨어에 관한 연구가 고속저가의 하드웨어 구현에 크게 기여하고 있다. 본 논문에서는 모듈라이$(2^k-1, 2^k, 2^k+1)$를 사용하여 RNS에서 WNS로 WNS에서 RNS로 변환하는 방법을 통해 승산기를 설계 및 구현한다. 이는 CRT 변환을 중첩다중비트 주사기법을 접목한 시뮬레이션을 통해, 기존의 방법보다 속도가 빠르다는 것을 알 수 있고, 이는 RNS의 병렬처리와 캐리부재의 연산특성 때문임을 알 수 있다.

• 전자공학회논문지SC
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• 제41권5호
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• pp.29-36
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• 2004

본 논문에서는 m차 trinomial을 적용한 새로운 GF(2m)상의 승산기법과 그 구현회로를 제안하였다. 제안한 연산기법들을 각각 MR, PP 및 MS라 명칭한 연산모듈로 구현하였고, 이들을 조직화하여 새로운 GF(2/sup m/) 병렬 승산회로를 구성하였다. 제안된 GF(2/sup m/) 승산기의 회로복잡도는 ㎡ 2-입력 AND게이트와 ㎡-1 2-입력 XOR게이트이며, 연산에 소요되는 지연시간은 T/sub A/+(1+[log₂/sup m/])T/sub x/이다. 제안된 연산기의 시스템 복잡도와 구성상의 특징을 타 연산기들과 비교하였고, 그 결과를 표로 정리하여 보였다. 제안된 승산기는 정규화된 모듈구조와 확장성을 가지므로 VLSI 구현에 적합하며, 타 연산회로로의 응용이 용이하다.