• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2010년도 한국컴퓨터종합학술대회논문집 Vol.37 No.1(B)
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• pp.380-383
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• 2010

다양한 응용프로그램에서 효과적으로 2차원 영상을 처리하기 위해서는 여러 가지 기법들이 이용되는데 그 중 2차원 필터링은 가장 많이 사용되는 방법 중 하나이다. 2차원 필터링에서 회선처리는 수평과 수직 방향의 1차원 선형 필터를 이용하는 방법이다. 2차원 회선처리는 커다란 이미지 위를 커널이 움직이며 연산을 해야 하므로 연산량이 매우 많으며 메모리 접근을 많이 필요로 한다. 하지만 회선처리는 입력화소뿐 아니라 주변 화소 값까지 고려하는 지역적인 동작으로 인해 병렬화된 처리가 가능하다. 이에 본 논문에서는 메모리 접근을 줄이고 연산을 병렬적으로 처리함으로서 회선처리의 수행 시간을 개선하는 하드웨어 기반의 회선처리 방법을 제안한다.

• 방송공학회논문지
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• 제16권1호
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• pp.54-63
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• 2011

본 논문에서는 고속으로 홀로그램을 생성하기 위해 새로운 컴퓨터 생성 홀로그램(computer-generated hologram, CGH) 수식을 제안하고, 셀 기반의 VLSI(very large scale integrated circuit) 구조를 제안하였다. 기본 CGH 수식에서 가로 또는 세로 방향의 연산 규칙을 찾아낸 후 가로 또는 세로 방향의 홀로그램 화소를 병렬적으로 구할 수 있는 수식을 유도하였다. 제안한 수식을 바탕으로 초기 파라미터 연산기(initial parameter calculator)와 업데이트-위상 연산기(update-phase calculator)로 구성된 CGH 셀의 구조를 제안하고 하드웨어로 구현하였다. 수식의 변형을 통해서 하드웨어를 간략화 시킬 수 있었고, CGH의 확장을 통해 가로 방향으로 병렬화시킬 수 있는 하드웨어 구조도 보였다. 실험에서는 하드웨어에 사용된 자원을 분석하였다. CGH 커널과 프로세서의 구조는 이전 연구에서 사용된 플랫폼을 그대로 사용하였다.

• 한국지능정보시스템학회:학술대회논문집
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• 한국지능정보시스템학회 2002년도 춘계학술대회 논문집
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• pp.401-409
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• 2002

인터넷과 같은 대량의 정보에 대응할 수 있는 고성능 정보검색시스템을 구축하기 위해서는 지금까지 고가의 중대형 컴퓨터를 주로 활용하여 왔으나, 최근 가격대 성능비가 높은 PC 클러스터 시스템을 활용하는 방안이 경제적인 대안으로 떠오르고 있다. PC 클러스터 상에서의 병렬정보검색시스템을 효율적으로 운영하기 위해서는 사용자가 입력한 질의를 처리하는데 요구되는 개별 PC의 디스크 I/O 및 검색관련 연산을 모든 PC에 가능한 균등하게 분배할 필요가 있다. 본 논문에서는 같은 질의에 동시에 등장할 가능성이 높은 색인어들끼리 군집 화하고 생성된 군집을 활용하여 색인어들을 각 PC에 분산저장함으로써 보다 높은 수준의 병렬화를 달성할 수 있는 방안을 제시한다. 대용량 말뭉치를 활용한 실험결과 본 논문에서 제시하는 분산저장기법이 충분한 효율성을 가지고 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제10권9호
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• pp.1538-1544
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• 2006

본 논문은 $GF(2^m)$상의 n차 기 약 AOP를 적용하여 비-시스토릭 병렬 $AB^2+C$ 연산기를 제안한다. 본 논문에서 제안한 연산기 회로는 AND게이트와 EX-OR 게이트만을 사용하여 설계되어지며, 설계된 회로는 기약 AOP의 특성을 이용하여 게이트를 사용하지 않고 결선으로만 연결되어 게이트 및 지 연시간이 없는 순환이동과, m개의 AND 게이트와 m개의 EX-OR게이트를 필요로 하는 승산연산, EX-OR게이트로만 구성되어지는 멱승연산, 승산연산과 멱승연산을 이용한 파워섬연산 및 가산연산 등이 사용된다. 제안된 연산기 법은 AND게이트와 EX-OR게이트만을 사용함으로 고속의 데이터 처리, 저전력 및 집적화 등의 장점이 있으며, $T_A+(1+[log^m_2])T_X$의 연산 지연시간을 갖는다.

• 한국컴퓨터정보학회논문지
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• 제17권1호
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• pp.171-181
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• 2012

본 논문은 대칭키 기반의 암호 알고리즘으로 사용하는 AES 암호 알고리즘을 정의하고, 멀티코어 프로세서의 자원을 최대 활용하기 위한 병렬 암호 알고리즘 설계를 제안한다. 제안한 병렬 암호 알고리즘은 코어의 개수에 따라 암호 알고리즘을 쓰레드별로 할당하여 암호 연산의 병렬 수행을 확인하였고, AES 암호 알고리즘에 비해 약 30% 성능향상을 확인하였다. 암호 알고리즘의 암 복호화 성능은 바이너리 비교 분석 툴을 통해 확인하여, AES 암호 알고리즘과 제안한 병렬 암호 알고리즘의 바이너리는 동일 결과를 확인하였으며, 복호화한 바이너리 또한 동일하였다. 본 논문에서 제안한 멀티코어 프로세서 환경의 병렬 암호 알고리즘은 개인 PC, 노트북, 서버, 모바일 환경에서 금융 서비스의 인증 및 결제에 적용 가능하고, 대형 데이터의 고속 암호화 연산이 필요한 분야에서 활용 가능하다.

• 한국컴퓨터정보학회논문지
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• 제16권2호
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• pp.9-16
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• 2011

GPU는 저렴한 비용으로 쉽게 대규모 데이터 병렬성을 활용할 수 있는 장점을 갖고 있어 많은 고성능 컴퓨팅 응용 분야에서 사용되고 있는 추세다. 행렬의 고유벡터를 구하는 power method는 웹 페이지의 중요도를 계산하는 PageRank 알고리즘 등 여러 응용 분야에서 활용되고 있는 방법으로써, 본 연구에서는 power method를 GPU에서 병렬화하여 구현하였으며, 성능을 최적화하기 위한 개선 방법을 제시하였다. Power method는 행렬과 벡터의 곱셈 연산이 반복적으로 수행되며 GPU에서 쉽게 병렬화가 가능하다. 그러나, 고유벡터의 수렴 여부 판단을 위한 연산 등의 작업과 다음 곱셈을 위한 벡터 크기의 조정 등의 작업이 부가적으로 필요하며, 이러한 작업은 GPU 내의 커널 코드를 여러 차례 호출하고 불필요한 데이터 이동을 유발하는 문제점이 있다. 본 연구에서는 커널 호출 회수를 줄이고 스레드 배치를 최적함과 동시에 수렴 여부 판단을 위한 연산을 최적함으로써 power method의 성능을 향상시켰다.

• 전기전자학회논문지
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• 제15권3호
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• pp.255-260
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• 2011

본 논문은 허프 변환을 이용한 차선 검출 알고리즘의 병렬화 기법을 제안한다. 허프 변환은 영상의 모든 위치에 존재 가능한 모든 후보 ${\Theta}$ 들에 대해 ${\rho}$ 값을 구해야 하므로 연산량이 많기 때문에 연산에 많은 시간이 소요되는 단점이 있다. 이를 멀티코어 환경에서 병렬 처리하는 구조를 제안 한다. 또한 허프 변환 이외에도 전처리 과정에 해당하는 노이즈 제거와 에지 검출도 병렬 처리 하였다. 제안하는 알고리즘은 기존 알고리즘에 비해 5.17배의 성능 향상이 있다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2013년도 하계학술대회
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• pp.119-122
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• 2013

ITU-T VCEG 과 ISO/IEC MPEG 이 공동으로 구성한 JCT-VC (Joint Collaborative Team on Video Coding)이 표준화를 진행 중인 HEVC (High Efficiency Video Coding)은 H.264/AVC 대비 약 2 배의 압축효율을 갖는다. 하지만, 계층적 구조를 갖는 가변크기 블록의 사용과 재귀적 부호화 구조에 따른 인코더의 복잡도 증가는 개선해야 할 문제점으로 지적되고 있다. 본 논문에서는 현재 표준화가 진행 중인 HEVC 인코더의 실시간 구현을 위한 SIMD 명령어를 이용한 data-level 병렬화 기법, CPU 및 GPU 를 이용한 multi-threading 기법과 같은 다양한 병렬화 기법을 소개한다. 또한, 이러한 병렬화 기법들을 HEVC 인코더에 적용하기 위해 적합한 연산 및 기능 모듈에 대하여 소개한다. 본 연구를 통하여 HM (HEVC reference model)에 적용한 결과 $832{\times}480$ 영상의 경우 20-30fps 의 부호화 속도를 나타냈으며, $1920{\times}1080$ 영상의 경우 5-10fps 의 부호화 속도를 나타내었다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.35-43
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• 2008

새로운 컨텍스트 기반 적응형 가변 길이 코드의 효율적인 병렬처리 기법을 개발하였다. 본 논문에서는 확장적인 병렬처리, 작은 면적, 저전력 설계를 위한 몇 가지 새로운 아이디어 제시한다. 첫 번째, 빠른 저전력 연산을 위해 메모리 방식 대신에 단순화된 논리 연산 방식으로 회로를 설계하였다. 두 번째, 효율적인 논리 연산을 위하여 코드 길이를 이용하여 코드들을 그룹지었다. 세 번째, M 비트까지의 입력은 고속 처리를 위하여 병렬 처리하였다 비교를 위해 M=8인 병렬 논리 연산 복호기와 대표적인 기존 방식의 복호기를 설계하여 비교하였다. 실험 결과, 제안한 기법은 고속 병렬처리가 가능하며 같은 복호 속도 (M=8일 때, 1.57codes/cycle) 에서는 기존 방식의 복호기보다 46% 작은 면적을 사용한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.119-122
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• 2007

본 논문에서는 모바일 폰 카메라의 프레임 단위 영상 신호 처리 과정에서 필요한 나눗셈 연산을 위한 나눗셈기 설계 방법을 제안한다. 나눗셈기의 내부 데이터 처리 방법에는 직렬 방식과 병렬 방식이 있다. 직렬방식은 실시간 연산이 가능한 반면에 많은 비교기와 Buffer Memory의 사용으로 인해 하드웨어 사이즈가 크다. 병렬방식은 실시간 연산을 할 수 없지만 하나의 비교기를 공유해서 연산함으로 직렬방식에 비해 하드웨어 크기를 줄일 수 있다. 이미지 처리를 위한 프레임 단위 연산은 실시간 연산을 필요로 하지 않으므로 하드웨어 자원으 효율성을 위해 직렬방식 나눗셈기를 적용한다. 입출력 조건을 동일하게 해서 병렬방식과 직렬방식의 나눗셈을 구현하여 하드웨어 크기를 비교 했을 때 동일한 동작 주파수에서 직렬방식의 나눗셈기가 병렬방식의 나눗셈기의 대락 1/8 정도의 하드웨어 크기를 가지는 것을 확인하였다.